周问题回复：FIR滤波器输信号为什么不够平滑

Q：

杜老师，首先感谢您编写的关于滤波器与通信调制的三本书籍，编写真的很好，发现有的研究生毕业设计很多都借鉴了书上的类容；有几个地方不是很懂，想请教一下：

《数字调制解调技术的MATLAB与FPGA实现 altera、Verilog》这本书的P124页关于用modelsim仿真FIR滤波器的，我用您的源程序仿真发现生成的波形很不平滑，并且

我测了周期，按理2M的低通滤波器会将2.1M的频率滤除掉，只留下1M的，可是周期按理应该是1000纳秒，可是modelsim测出的远远不是这样的；搞不懂什么原因；另外，您书上

说的系统时钟是32M，这个系统时钟应该指的是EP4CE15F17C8，这系统时钟好像是50M的吧。有点不理解，望指导，谢谢！

 

A：

1）滤波器输出不平滑，这是由于对信号的采样频率不够高，每个周期的采样点不够多的原因。为降低运算量，采样频率不能过高，理论上满足采样定理即可。

2）ModelSim仿真时，只是理论仿真电路工作情况而已。如果系统设计的10M采样频率，滤出1M的信号。但ModelSIm仿真时，给的驱动时钟是20M，你在ModelSIm波形上看，滤出的信号就成了2M了。请查看下ModelSim仿真时系统时钟频率是否和设计频率一致，你需要修改成一致再测试，就正确了。

3）系统时钟是硬件电路板上的时钟，你电路板设计多少就是多少，没有固定的。

祝愉快！

杜勇