设计实例09-串并转换

本文介绍了如何使用Verilog进行串行到并行、串行到串行以及并行到串行的转换设计。串行到并行通过位拼接实现,串行到串行则采用寄存器或循环移位寄存器方法,而并行到串行设计中,每个周期接收一个数据。
摘要由CSDN通过智能技术生成

串行输入,并行输出

使用位拼接,将串行的数据转成并行输出

module serial_pal(
input clk,
input rst_n,
input en, in,
output reg[3:0] out
);
always @(posedge clk or negedge rst_n) begin
  if(!rst_n)
    out <= 4'h0;
  else if(en)
    out <= {
   out[2:0], in}; //低位先赋值
    //out <= {in, out[3:1]};
  • 0
    点赞
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值