串并转换verilog

最新推荐文章于 2023-12-11 16:43:26 发布

wangn1633

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分类专栏： Verilog 文章标签： verilog

本文链接：https://blog.csdn.net/wangn1633/article/details/106748375

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这篇博客介绍了如何使用Verilog进行串行到并行转换，包括详细的代码实现和测试 bench 示例。

摘要由CSDN通过智能技术生成

串并转换verilog

verilog如下

//串并转换
//串转并
module serial2parallel(
	input clk,
	input rst_n,
	input datain,
	input shift_en,
	input load,
	output reg [15:0] dataout);
	
reg [15:0] shiftr;
//串转并
always@(posedge clk)
	if(!rst_n)
		shiftr<=0;
	else if(shift_en)
	shiftr<=