【verilog 语法】always 和 always@(*) 的区别

本文转自寒泉Hq，原文链接：https://blog.csdn.net/sinat_42483341/article/details/89031964，转载时请注明出处及相应链接。
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always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。

always

如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行

比如，testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成：

always #20 CLK_50Mhz = ～CLK_50Mhz;

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