verilog generate语法总结

一、语法介绍

generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。

1、定义genvar，作为generate中的循环变量。

2、generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。

3、begin必须要有名称，也就是必须要有标签，因为标签会作为generate循环的实例名称。

4、可以使用在generate语句中的类型主要有：

• module（模块）
• UDP（用户自定义原语）
• 门级原语
• 连续赋值语句
• initial或always语句

基本结构如下：

genvar 循环变量名；
generate
// generate循环语句
// generate 条件语句
// generate 分支语句
// 嵌套的generate语句
endgenerate

二、举例

1、generate-for循环语句

2、generate-if条件语句

generate允许对语句进行条件选择，即将条件选择加入到generate中的for循环中，只例化条件成立时对应的语句或者module。

3、generate-case分支语句

generate-case分支语句与generate-if条件语句类似，只不过将原来的分支语句换做了case语句。

三、总结

genvar与generate是Verilog 2001才有的，功能非常强大，可以配合条件语句、分支语句等做一些有规律的例化或者赋值等操作，对于提高简洁代码很有帮助，同时也减少了人为的影响。

需要注意的是：

有人可能一开始感觉这几个语法没有啥明显的作用啊，其实我一开始也是这么想的。但是思考了一会之后发现，正常情况下，我们的for循环、if以及case语句都要写在always块中，然而在always块里是不能例化模块的，所以我们就没有办法使用这几种语句去例化模块。

可是使用了generate之后，我们就可以不在always块中使用for循环、if以及case语句，从而可以使用这几种语句来例化模块，这样我们就可以方便的给不同的例化对象不同的参数以及实现在不同情况下例化不同模块的需求。