【Verilog基础】generate语句

ECE_暮云千里

已于 2024-07-15 03:58:01 修改

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文章标签： fpga开发

于 2024-07-15 03:31:40 首次发布

本文链接：https://blog.csdn.net/qq_45355365/article/details/140427299

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generate 语句用于生成重复的硬件结构，提高代码的可重用性。

Verilog中的generate语句允许你根据一个或多个条件来生成重复的电路结构，这在设计大规模集成电路时非常有用，特别是在需要创建大量相同模块（如存储器阵列、移位寄存器等）的时候。
generate语句有generate_for、generate_if、generate_case三种语句。

generate_for语句的基本语法如下：

generate_for语句允许你使用循环来重复生成相同的模块或代码段。它使用genvar类型的变量作为循环索引。

generate
    for (genvar var = start; var < end; var += step) begin : label
        //此处添加Verilog代码
    end
endgenerate

generate_if语句的基本语法如下：

generate_if语句允许你在满足一定条件时生成特定的代码或模块实例


generate
    if (condition) begin : label
        // 在满足条件的情况下执行的代码
    end else begin : other_label
        // 不满足条件的情况下执行的代码
    end
endgenerate

generate_case语句的基本语法如下：

generate_case语句允许你根据某个表达式的值选择性地生成不同的代码块。

module conditional_module(input wire clk, input wire enable, input wire d, output reg q);
  generate
    if (enable) begin : gen_dff
      always @(posedge clk)
        q <= d;
    end
  endgenerate
endmodule

示例1: 使用generate_for循环生成多个D触发器

假设我们需要为8位数据生成8个D触发器，可以这样写：

module My_Module_Name(input clk, input [7:0] d, output reg [7:0] q);
    generate
        for (genvar i = 0; i < 8; i = i + 1) begin : gen_dff
            always @(posedge clk)
                q[i] <= d[i];
        end
    endgenerate
endmodule

示例2: 使用generate_if条件生成一个选择性模块

如果我们要根据某个参数决定是否添加一个额外的逻辑模块，例如一个使能信号，我们可以使用if语句：

module My_Module_Name(input wire [3:0] data_in, input wire enable, output reg [3:0] data_out);
    parameter GEN_ENABLE = 1;
    generate
        if (GEN_ENABLE) begin : with_enable
            always @(posedge enable or posedge clk)
                if (enable)
                    data_out <= data_in;
        end else begin : without_enable
            assign data_out = data_in;
        end
    endgenerate
endmodule

如果这里GEN_ENABLE设置为1，则会生成一个由使能信号控制的同步过程；如果设置为0，则直接将输入赋值给输出，不包含任何使能逻辑。

示例3：使用generate_case语句根据mode的值生成模块。

module My_Module_Name(input wire clk, input wire [1:0] mode, input wire d, output reg q);
  generate
    case (mode)
      2'b00: begin : gen_mode_00
        always @(posedge clk)
          q <= d;
      end
      2'b01: begin : gen_mode_01
        // Different logic for mode 01
      end
      default: begin : gen_default_mode
        // Default logic
      end
    endcase
  endgenerate
endmodule