verilog中的generate

一、generate介绍
在设计中，很多情况下需要编写很多结构相同但是参数不同的赋值语句或者逻辑语句，如果在参数量很大的的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则为我们提供了generate语句。
generate生成语句可以动态的生成verilog代码，当对矢量中的多个位进行重复操作 时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。生成语句生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是以下的一个或多个类型：模块、用户定义原语、门级语句、连续赋值语句、initial和always块。
二、generate的基本概念及语法
generate语句的最主要功能就是对module、reg、assign、always、task等语句或者模块进行复制。
generate语句有generate_for、generate_if、generate_case三种语句。
1、generate_for语句
（1）、必须使用genvar声明一个正整数变量，用作for循环的判断。（genvar是generate语句中的一种变量类型，用在generate_for中声明正整数变量，放在generate内外都可以。）
（2）、需要复制的语句必须写到begin_end语句里面。就算只有一句！！！！！！
（3）、begin_end需要有一个类似于模块名的名字。
例1：assign语句实现