SVA介绍----一个简单的断言

最新推荐文章于 2024-06-22 17:05:31 发布

我不是悍跳狼丶

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分类专栏： SVA SystemVerilog

本文链接：https://blog.csdn.net/qq_39556143/article/details/94590929

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本文详细介绍了System Verilog中的序列（Sequence）和属性（Property），包括简单信号检查、边沿定义、逻辑关系检查的序列，以及普通属性和禁止属性的定义。重点讲解了如何通过断言使序列生效，并阐述了断言失败时模拟器的行为以及如何自定义执行块以处理成功或失败的情况。

摘要由CSDN通过智能技术生成

一个简单的断言

1. 序列

1.1 简单的信号检查序列：

// 序列s1检查信号‘a’在每个时钟上升沿都为高电平：
seuqnce s1;
	@(posedge clk) a;
endsequence

1.2 边沿定义的序列

// 序列s2检查信号‘a’在每个时钟上升沿为上升沿/下降沿/保持稳定：
seuqnce s2;
	@(posedge clk) $rose(a);      //当信号/表达式出现上升沿时返回真；
	@(posedge clk) $fell(a);      //当信号/表达式出现下降沿时返回真；
	@(posedge clk) $stable(a);    //当信号/表达式保持稳定时返回真；
endsequence