国产安路FPGA（六）－CPLD内部晶振测试

使用TD软件对EF3L15芯片进行内部晶振测试

一、设计概述

TD软件版本：TD5.6.2-64bit
工程 ：EF3L_OSC_test

二、工程设计

module EF3L_OSC_test(
    
    output wire clk_100M
);

wire lock;		//synthesis keep
wire clk_266M;	//synthesis keep
wire clk_200M;	//synthesis keep

OSC_test OSC_test( 
  .stdby	(1'd1), 
  .osc 	    (clk_266M)
);

OSC_pll OSC_pll(
  .refclk	(clk_266M),
  .reset	(1'd0),
  .extlock	(lock),
  .clk0_out	(clk_100M),
  .clk1_out	(clk_200M)
);
endmodule

三、OSC内部晶振测试结果

本次设计主要以OSC产生的266M 时钟驱动PLL生成200M和100M，然后用200M时钟采集100M时钟

从内部CWC抓取可以看到，100M时钟波形无误；

四、OSC内部晶振使用注意事项

1. OSC IP在使用过程中仅能驱动PLL，所以不能将OSC输出的时钟驱动其他逻辑模块以及不能作为CWC的抓取时钟，否则TD会进行报错；
2. CPLD、FPGA内嵌的OSC时钟频率精度不高，±30，如果只进行简单的时钟设计，OSC可以使用；