国产安路FPGA（七）－EG4S SDRAM读写测试

使用TD软件对EG4S内部SDRAM进行读写测试

一、设计概述

TD软件版本：TD5.6.4
工程 ：官方DEMO（APUG011或EG4S DEMO板 SDRAM读写例程）

二、设计框图

SYS_CLK为系统时钟25MHZ，通过PLL输出150M驱动SDRAM，SDRAM 的刷新间隔是 64ms；工程中已经设置自刷新；

三、SDRAM读写测试结果

1. 正常读写测试如下图所示：整体设计以递增数据和地址写入SDRAM中，可以通过Sdr_rd_dout数据判断数据的正确性，可以通过Sdr_rd_en进行上升沿触发；
   
2. 突发读写测试有误如下图所示：这个部分可以看到Sdr_rd_dout数据有所出入，表现为先后数据颠倒；
   
3. 突发读写测试正确如下图所示：这个部分可以看到Sdr_rd_dout数据依次递增，与写入数据一致，但是以5、6、7、8数据进行反复，主要是在代码中设计突发地址后产生这样的效果；
   
   突发地址修改可以在app_wrrd.v中进行修改，设置突发地址进行高位循环；

四、注意事项

注意：根据官方手册中描述数据长度尽量为 4 的倍数，地址可以任意跳跃，但是需要为 4 的倍数，倍数内不支持跳，倍数间可以任意跳；

所以突发地址设置为7，如果设置为非4 的倍数，最低2位相当于是无效；