Allegro中设置带差值的等长线组规则

Allegro 画PCB进行等长约束规则设置时，需要用到等长规则中的差值设置功能。

常见的应用场景使用核心板和底板电路的等长线约束情况，CPU或者FPGA的核心板，引出众多线，但是这些线由于前期规划不足没有做到等长，在底板使用对应的一组线时就需要就行差值的调节。

allegro默认等长线规则提示是仅针对实际布线长度的，要像开启值功能，需要用到其中的pin delay功能，如下：

Pin1 的数值即上游已经走线的长度，针对底板而言这里可以理解为核心板的走线长度，Pin2 则是走线本板子后端的走线，可以理解为再下游的底板，而整个等长规则是确保Pin1 delay + Pin2 Delay + 走线长度 同组等长！

上图已经约束好pin delay ,删掉第一个的值757.4mil 后，下图可以看到规则约束器提示等长组内该线 负757.282mil ，也即我们实际上少走了前面的pin delay 中的值。

另外，等长规则约束要精确到 pin pair，也即器件的管脚到管脚之间的走线，而非只是net,因为有的net涉及多个走线，等长分析时很可能是全部一起，而非信号实际流向的距离。

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