ZYNQ-7000的Vivado裸机开发流程

最新推荐文章于 2024-08-12 15:18:47 发布

芯益求新

最新推荐文章于 2024-08-12 15:18:47 发布

阅读量2.8k

点赞数 1

分类专栏： FPGA-Zynq7000 文章标签： ZYNQ-7000 Vivado 开发流程

本文链接：https://blog.csdn.net/qq_40230112/article/details/102767032

版权

9 篇文章 5 订阅

订阅专栏

创建工程（Create Project）
创建块设计（Create Block Design）
添加ZYNQ7 Processing System IP核
根据自己的设计需要，修改ZYNQ7的相关配置，如时钟，串口，定时器，PS-PL设置等
合法有效性检查（Validate Design）快捷键为F6
导出输出文件，在source文件目录下，选中System.BD，右键选择Generate output products
在Design文件目录下，选中System.BD，右键选择Create HDL wrapper创建顶层文件，勾选let vivado ... autoupdate
综合实现生成比特流
在File/Export/Export hardware路径下选择导出硬件，当用到PL端的可编程逻辑资源时，要勾选Include Bitstream，并且PL端的设计要经过综合，实现和生成比特流过程。
在File目录下，点击Launch SDK进入SDK开发环境，对Soc开展纯软件开发。
进入SDK开发环境，NEW->Application Projrct创建工程，创建后进行软件代码编写
软件代码调试完毕后，开始下载到板子，当用了PL资源时，就选择Program FPGA，当没用PL资源，就右击.elf文件Run as->Launch on hardware。