时序约束与分析
设计约束所处的环节:约束输入、分析实现结果、设计优化。
设计约束分类
物理约束I/O接口约束(例如引脚分配、电平标准设定等物理属性的约束)、布局约束、布线约束以及配置约束。
时序约束:设计FPGA内部的各种逻辑或走线的延时,反应系统的频率和速度的约束。
时序约束的定义:设计者根据实际的系统功能,通过时序约束的方式提出时序要求;FPGA编译工具根据设计者的时序要求,进行布局布线;编译完成后,FPGA编译工具还需要针对布局布线的结果,套用特定的时序模型,给出最终的时序分析和报告;设计者通过查看时序报告,确认布局布线的时序结果是否满足设计要求。
设计约束实例
设计需求:in1<10ns,in2<10ns,in3<20ns,in4<20ns
时序欠约束(in1,in2欠约束):in1<20ns,in2<20ns,in3<20ns,in4<20ns
时序过约束(in3,in4过约束):in1<10ns,in2<10ns,in3<10ns,in4<10ns
基于vivado时序约束的基本流程
时序约束的基本步骤