[FPGA]1 MRCC与SRCC学习

已于 2022-03-03 10:05:42 修改
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分类专栏： FPGA学习笔记 文章标签： 其他 程序人生 fpga开发 学习
于 2022-03-03 09:59:34 首次发布
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[FPGA]1 MRCC与SRCC学习

MRCC与SRCC

MRCC和SRCC是xilinx的7系列FPGA专用时钟引脚标志，
MRCC： Mult-region clock-capable,MRCC用于本时钟区域和相邻时钟区域。
SRCC：Single-region clock-capable,SRCC可用于本时钟区域。UG472原文介绍如图所示：
UG472

MRCC与SRCC做全局时钟

MRCC和SRCC 都是可以连接到全局时钟的，但是全局时钟的资源有限。如果程序较大都使用全局时钟的话，那时钟资源就不够用。MRCC和SRCC作为时钟输入管脚，可以不借助buffer直接作为时钟使用，驱动部分时钟区域，此时，MRCC和SRCC的驱动范围差异较大，看过UG472就应该会知道。当使用了各类型驱动时，则MRCC或SRCC的驱动能力由驱动类型决定，BUFG/BUFR/BUFIO/BUFH四类驱动可以采用MRCC或SRCC作为输入，BUFMR驱动仅能使用MRCC作为输入。因此当通过原语调用了IBUFG时，两类管脚在使用上无差异。
CLOCK

FPGA进入全局时钟网络有几种方法：

1、经过专用时钟引脚引入的时钟(如上面所示)
2、PLL输出的时钟
3、经过BUFG输出的时钟
4、其他方式

long_lclr
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Xilinx MPSOC XCZU9EG-FFVB1156 ZCU102-硬件原理图 PCB BOM XDC 设计指导书完整版
09-14
Xilinx Zynq UltraScale+ MPSoC ZCU102开发板的最新PCB、原理图、BOM单、约束文件（XDC）以及板卡硬件设计指导书等，对于硬件设计有很大的参考价值。本博客文章”Zynq Ultrascale+ MPSOC硬件开发之与Zynq7000芯片资源对比说明及开发资料介绍“内有免费下载方式。
MRCC和SRCC的理解
jingjiankai5228的博客
05-01 1396
看下面这个图，首先MRCC和SRCC都是可以连接到全局时钟的，但是全局时钟的资源有限。SRCC可用于本区域时钟这个比较好了解，MRCC用于相邻的区域该这么理解，MRCC通过不同于全局时钟的渠道可以到达相邻的区域。在手册上有描述，SRCC可用于本时钟区域，MRCC用于本时钟区域和相邻时钟区域。如下图BANK1和BANK3可以使用BANK2的MRCC分上来的时钟，没必要先将BANK2的MRCC连接到全局时钟再连接到BANK1和BANK3，这样不但节省了全局时钟资源，而且路径更短。
Xilinx 7系列MMCM/PLL端口简介
最新发布
u011565038的博客
04-24 1174
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FPGA的时钟资源
whm128的博客
03-09 2081
7系列FPGA的时钟结构图：Clock Region：时钟区域，下图中有6个时钟区域，用不同的颜色加以区分出来Clock Backbone：从名字也能看出来，这个一个纵向贯穿整个FPGA的时钟资源，把FPGA的clock region分成了两个部分，所有的全局时钟都要从这经过。可以看到BUFG都在Clock Backbone上。Clocking Center就是Backbone中间的分割线。
FPGA时钟篇(三) MRCC和SRCC的区别
yundanfengqing_nuc的专栏
08-01 5829
MRCC和SRCC的区别
xilinx7中管脚mrcc和srcc_Xilinx 7系列FPGA收发器架构之硬件设计指导（一）
weixin_42514777的博客
01-07 3902
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05-29 784
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你不懂的语言
01-12 1208
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零基础学FPGA（六）：FPGA时钟架构（Xilinx为例，完整解读）
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04-28 1万+
CLOCK_DEDICATED_ROUTE=FALSE is a placement/routing thing. Whenever you are trying to reach a dedicated clock resource (BUFIO, BUFR, BUFMR, BUFG, BUFH, MMCM, PLL) from a pin that is a non-clock capable...
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采用Verilog HDL语言设计分频器，并给出测试代码（测试所有功能），实现以下功能：输出时钟周期为1s的分频时钟信号；通过LED灯显示秒数，可对9s内的秒数进行计数；当按下复位按键时重新开始计数。，测试完整功能
05-29
好的，下面是完整的Verilog HDL代码及测试代码，实现输出时钟周期为1s的分频时钟信号，通过LED灯显示秒数，可对9s内的秒数进行计数，当按下复位按键时重新开始计数。 ```verilog module Divider( input clk, //时钟信号 input rst, //复位信号 output reg clk_out, //输出分频后的时钟信号 output reg [3:0] sec //输出秒数 ); reg [26:0] count = 0; //计数器，用于计算1s的时钟周期 reg [3:0] sec_count = 0; //秒数计数器，用于计算秒数 always @(posedge clk or posedge rst) begin if (rst) begin clk_out <= 0; count <= 0; sec_count <= 0; sec <= 0; end else begin count <= count + 1; if (count >= 25000000) begin //1s的时钟周期 count <= 0; clk_out <= ~clk_out; //分频后的时钟信号 sec_count <= sec_count + 1; if (sec_count >= 10) begin //1秒 sec_count <= 0; sec <= sec + 1; if (sec >= 9) begin //9秒 sec <= 0; end end end end end endmodule ``` 测试代码： ```verilog module Divider_tb; reg clk; reg rst; wire clk_out; wire [3:0] sec; Divider dut( .clk(clk), .rst(rst), .clk_out(clk_out), .sec(sec) ); initial begin clk = 0; rst = 0; #10 rst = 1; //复位信号 #10 rst = 0; repeat(100) begin //100s测试时间 #5 clk = ~clk; $display("clk_out=%b, sec=%d", clk_out, sec); end $finish; end endmodule ``` 在测试代码中，我们将时钟信号和复位信号赋值给模块的输入端口，然后通过输出端口读取分频后的时钟信号和秒数，再将其打印出来。在测试代码中，我们对复位信号进行了一次置位和复位操作，以模拟复位的情况。在测试过程中，我们将时钟信号翻转，以模拟时钟信号的变化，然后通过$display语句打印出分频后的时钟信号和秒数。最后，我们使用$finish语句结束测试。 为了显示秒数，我们需要使用LED灯，将其与sec端口连接起来，并通过板子或仿真器进行测试。下面是完整的代码，包括LED灯的连接和约束文件。 ```verilog module Divider( input clk, //时钟信号 input rst, //复位信号 output reg clk_out, //输出分频后的时钟信号 output reg [3:0] sec //输出秒数 ); reg [26:0] count = 0; //计数器，用于计算1s的时钟周期 reg [3:0] sec_count = 0; //秒数计数器，用于计算秒数 always @(posedge clk or posedge rst) begin if (rst) begin clk_out <= 0; count <= 0; sec_count <= 0; sec <= 0; end else begin count <= count + 1; if (count >= 25000000) begin //1s的时钟周期 count <= 0; clk_out <= ~clk_out; //分频后的时钟信号 sec_count <= sec_count + 1; if (sec_count >= 10) begin //1秒 sec_count <= 0; sec <= sec + 1; if (sec >= 9) begin //9秒 sec <= 0; end end end end end endmodule module Divider_tb; reg clk; reg rst; wire clk_out; wire [3:0] sec; Divider dut( .clk(clk), .rst(rst), .clk_out(clk_out), .sec(sec) ); initial begin clk = 0; rst = 0; #10 rst = 1; //复位信号 #10 rst = 0; repeat(100) begin //100s测试时间 #5 clk = ~clk; $display("clk_out=%b, sec=%d", clk_out, sec); end $finish; end endmodule module LED( input clk, //时钟信号 input [3:0] sec, //秒数 output [3:0] led //LED灯 ); reg [3:0] count = 0; //计数器，用于计算1s的时钟周期 always @(posedge clk) begin count <= count + 1; if (count >= 25000000) begin //1s的时钟周期 count <= 0; led <= sec; end end endmodule module top( input clk, //时钟信号 input rst, //复位信号 output [3:0] led //LED灯 ); wire [3:0] sec; wire clk_out; Divider divider( .clk(clk), .rst(rst), .clk_out(clk_out), .sec(sec) ); LED led( .clk(clk_out), .sec(sec), .led(led) ); endmodule ``` 约束文件： ``` set_property -dict { PACKAGE_PIN G17 IOSTANDARD LVCMOS33 } [get_ports { led[0] }]; #IO_L13P_T2_MRCC_35 Sch=led[0] set_property -dict { PACKAGE_PIN G16 IOSTANDARD LVCMOS33 } [get_ports { led[1] }]; #IO_L12N_T1_MRCC_35 Sch=led[1] set_property -dict { PACKAGE_PIN F15 IOSTANDARD LVCMOS33 } [get_ports { led[2] }]; #IO_L7N_T1_D08_35 Sch=led[2] set_property -dict { PACKAGE_PIN F16 IOSTANDARD LVCMOS33 } [get_ports { led[3] }]; #IO_L7P_T1_D07_35 Sch=led[3] set_property -dict { PACKAGE_PIN E3 IOSTANDARD LVCMOS33 } [get_ports { clk }]; #IO_L5N_T0_D00_M00_A00_35 Sch=clk set_property -dict { PACKAGE_PIN C3 IOSTANDARD LVCMOS33 } [get_ports { rst }]; #IO_L4N_T0_D00_M00_A00_35 Sch=rst ``` 其中，LED灯的连接方式和约束文件需要根据硬件平台进行修改。在本例中，我们假设LED灯的连接方式为共阳极，即正极连接到VCC，负极连接到FPGA引脚，LED灯的引脚分别连接到FPGA的G17、G16、F15、F16引脚。 希望这个完整的代码能够帮到你，实现了输出时钟周期为1s的分频时钟信号，通过LED灯显示秒数，可对9s内的秒数进行计数，当按下复位按键时重新开始计数。

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