MRCC SRCC

MRCC：multile region clock cable
SRCC：single region clock cable

都是全局时钟资源。SRCC进来的时钟，虽然不能直接驱动其他clock region，但接到BUFG上之后，仍然可以通过BUFG来驱动其他的clock region。

7系列FPGA的时钟缓冲器分为全局时钟缓冲器和局部时钟缓冲器。

全局缓冲器BUFGCTRL可配置成BUFG、BUFGCE、BUFGMUX、BUFGMUX_CTRL。全局缓冲器可以将时钟路由到全部逻辑设计以及输入输出IO。

局部时钟缓冲器分为BUFH、BUFIO、BUFR、BUFMR。之所以叫局部时钟缓冲器，是因为这些缓冲器生成的时钟经局部时钟树可以到达特定的逻辑区域。

BUFG：直接把时钟信号路由到全局时钟树，可以全芯片使用，驱动能力强，但时钟质量略差，同时资源有限。（优先使用）

BUFH的输入时钟可来自同一时钟区域或相连时钟区域的MRCC、SRCC、CMT、BUFG或高速收发器的RXOUTCLK/TXOUTCLK。所谓的时钟区域指BUFH的输入时钟来自于X0Y0或X1Y0。BUFH的输出可连接到CMT的时钟端口或同一时钟区域内的BUFG可到达的端口。

     BUFH：把时钟信号路由到本时钟域和左右相邻两个时钟域，驱动能力仅次于BUFG，但时钟质量会更好，资源相对丰富（BUFG不够用时做补充使用，内部信号上树首选）

     BUFR：只能作用于本时钟域。其余基本和BUFH类似

     BUFMR：可以跨越上下两个时钟区域，其余特性和BUFR类似

     BUFIO：性能最佳，最适合高速信号，同时作用区域最小，只能作用于本IO BANK区域，适合做高速通信使用，一般搭配IN/OUT FIFO或serdese使用。（有高速需求优先）

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原文链接：https://blog.csdn.net/woreaixuexi123/article/details/131479475