system verilog 初始化数据

rand 随机赋值 + constraint 限制：

一般而言随机化的操作都是需要封装成为类的

class Bus;
    rand  bit[15:0] addr;
    rand  bit[31:0] data;
	constraint word_align {addr[1:0] == 2'b0; data < 32 }  // constraint语句构造约束条件。表达式约束
endclass

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队列

int q[$];  // 创建队列
 
for(int i = 0 ; i < 10 ; i++ ) 
	q.insert(i,i);  // (索引,插入值)
	
q.push_back(10);
q.pop_back();   // 弹出  还有 pop_front 方法
q.delete(0);    // 删除索引为0的队列成员
q = {};    //  清除队列