笔试|面试|FPGA知识点大全系列(12)复位电路设计

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前言

嗨，今天来学习复位电路设计相关问题~
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40.复位电路设计

前面在时序分析中提到过亚稳态的概念，每天学习一点FPGA知识点(9)之时序分析并且在电路设计中如果不满足Tsu(建立时间)和Th(保持时间)，很容易就出现亚稳态；在跨时钟域传输的一系列措施也是为了降低亚稳态发生的概率。

今天再说另一个可能会产生亚稳态问题的电路；
复位电路；

1️⃣recovery time和removal time

在正式开始复位电路设计之前，先说明两个概念，恢复时间(recovery time)和移除时间(removal time)。[注，此处以低电平复位为例]

恢复时间：撤销复位时，复位信号无效到时钟有效沿来临之前需要维持的最小的时间，称为恢复时间，类似于同步时钟的建立时间setup time；

移除时间：撤销复位时，在时钟有效沿来临之后复位信号还需要保持复位状态的时间为去除时间，类似于同步时钟的保持时间hold time；

如下图所示：

[注]：

①概念中所说的两个时钟沿并不是同一个时钟沿，可以从另一个角度解释：以复位结束的上升沿(低电平复位的情况下)为基准，复位结束前一个时钟沿到复位结束之间为移除时间；复位结束后到下一个时钟沿之间为恢复时间。

②两个定义都是在复位结束的时候定义的，因为复位结束，系统马上处于工作状态，所以才需要考虑亚稳态问题。

2️⃣同步复位和异步复位

①同步复位

同步复位：指的是加到所有功能触发器上的复位信号完全同步于时钟信号源。复位信号只有在时钟上升沿到来时，才能有效，否则，无法完成对系统的复位工作。复位原理如下图所示：

[图源：CSDN@小汪的IC自习室]
其代码如下：

module test(
  input        sys_clk,
  input        sys_rst_n,

  input        din,
  output  reg   dout
  );

  always@(posedge sys_clk) begin
    if(!sys_rst_n)
      dout <= 1'b0;
    else
      dout <= din;
  end
endmodule

综合后的电路图如下：

优点：

*系统为同步时序，有利于时序分析；
*抗干扰性能好，能有效剔除信号中短于时钟周期的毛刺；

缺点：

*复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位。同时还要考虑如：时钟偏移、组合逻辑路径延时、复位延时等因素。

*由于大多数的厂商目标库内的触发器都只有异步复位端口，采用同步复位的话，就会耗费较多的逻辑资源(如上图中使用了一个2选1多路选择器)。

②异步复位

复位信号直接接到功能触发器的异步复位引脚，复位只与复位信号有关，与时钟无关。无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。异步复位的工作原理如下图所示：

其代码如下：

module test(
  input        sys_clk,
  input        sys_rst_n,

  input        din,
  output  reg   dout
  );

  always@(posedge sys_clk or negedge sys_rst_n) begin
    if(!sys_rst_n)
      dout <= 1'b0;
    else
      dout <= din;
  end
endmodule

综合出的电路图，如下图所示

通过这个图能很明显得看出来，比同步复位电路少用了一些资源。

优点：

*异步复位信号识别方便，很容易应用到全局复位；
*可以节省逻辑资源(对比两个复位电路即可看出)；

缺点：

*复位信号容易受到毛刺的影响，一点毛刺信号就有可能引发电路复位，造成系统运行错误。
*复位信号的释放具有随机性，如果复位信号释放不满足recovery或者removal，则会导致亚稳态的产生。

3️⃣异步复位同步释放

对于复位情况下的亚稳态，常常是因为不满足时序要求造成的(主要是recovery和removal)，最常用的处理方式是异步复位，同步释放。

通过异步复位和同步释放，可以使复位信号到来时，不受时钟控制，可以立即复位；但是复位信号释放时，受同步时钟控制。

其电路原理图如下：

先通过两级触发器进行异步复位信号的同步，输出的信号作为后续整个系统的复位信号；

其对应的代码如下：

module test(
  input        sys_clk,        //系统时钟信号
  input        async_rst_n,    //外部输入的复位信号

  input        din,          //输入的数据信号
  output  reg   dout          //输出的数据信号
  );    
  reg  sync_rst_n1;            //第一级触发器输出
  reg  sync_rst_n2;            //第二级触发器输出，经释放同步后的复位信号

  always@(posedge sys_clk or negedge async_rst_n)begin
    if(!async_rst_n)begin
      sync_rst_n1 <= 1'b0;
      sync_rst_n2 <= 1'b0;
    end
    else begin
      sync_rst_n1 <= 1'b1;
      sync_rst_n2 <= sync_rst_n1;
    end
  end

    always@(posedge sys_clk or negedge sync_rst_n2) begin
        if(!sync_rst_n2)
      dout <= 1'b0;
    else
      dout <= din;
    end
endmodule

综合后的电路图如图所示：
接下来，对该电路进行仿真分析，看看是如何异步复位、同步释放的。testbench文件如下：

`timescale 1ns/1ps

module test_tb;

  reg  sys_clk;        //系统时钟信号
  reg  async_rst_n;    //外部输入的复位信号
    
  reg  din;          //输入的数据信号
  wire  dout;          //输出的数据信号


test test_u1(
  .sys_clk(sys_clk),        //系统时钟信号
  .async_rst_n(async_rst_n),    //外部输入的复位信号
  
  .din(din),          //输入的数据信号
  .dout(dout)          //输出的数据信号
  );    

  always #10 sys_clk = ~sys_clk;
  
  initial begin
    sys_clk = 0;
    async_rst_n = 0;
    din = 1;
    #19;
    async_rst_n = 1;
    #99;
    async_rst_n = 0;
    #34;
    async_rst_n = 1;
    #97;
    async_rst_n = 0;
    #3;
    async_rst_n = 1;
    #71;
    async_rst_n = 0;
    #16;
    async_rst_n = 1;
  
    #200;
    $stop;
  end

endmodule

当然了，我只是简单的仿真一下，也许写的testbench并不是很好，能说明问题即可，仿真图如下图所示：

上图中，很明显的可以看出，异步复位信号(低电平)到来时，dout立马变为0，但是在复位信号释放后延迟两个周期，到第三个周期才真正的恢复到工作状态；这跟我们一开始使用的两级触发器对释放信号进行同步有关系。

异步复位和同步释放，其实可以分开来看，单纯的理解为两个信号来控制着整个系统。同步释放信号相对于外部复位信号的释放总是存在一定的延迟，不过延迟很小，也就两个周期，实际中也是可以接受的。

本文参考：

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