笔试|面试|FPGA知识点大全系列(2)

---

前言

本文接笔试|面试|FPGA知识点大全系列(1)
本文首发于公众号：FPGA学习者，更多精彩内容请关注微信公众号。

---

6、常见触发器

（1）按逻辑功能

1.RS触发器/SR触发器

S	R	Q
0	0	Q保持
0	1	Q*=1
1	0	Q*=0
1	1	不定态

方程：

2.JK触发器

J	K	Q
0	0	保持
0	1	Q* = 0
1	0	Q* = 1
1	1	翻转

方程：

3.T触发器

T	Q
0	保持
1	翻转

方程：

4.D触发器

D	Q
0	0
1	1

方程：

（2）按触发方式

1.电平触发器
时钟电平触发的触发器。以时钟脉冲作为控制信号CLK来控制，在电平触发状态下根据信号的变化而变化。

2.边沿触发器
接收时钟信号CLK的某一约定跳变(上升沿或下降沿)到来时的输入数据。在 CLK=1及CLK=0期间以及未跳变时，触发器不接收数据。

3.主从/脉冲触发器
为克服电平触发的SR触发器在一个CLK周期内输出状态可能发生多次反转的缺点，用时钟脉冲触发的触发器。简写为脉冲触发的触发器，其结构为主从结构。若CLK高有效，则下降沿触发；若CLK低有效，则上升沿触发。

（3）按电路结构：

1.基本RS触发器
2.CLK钟控触发器

（4）按存储数据：

1.静态触发器
2.动态触发器

7、组合逻辑/时序逻辑

7.1组合逻辑：

组合逻辑的特点是任意时刻的输出仅仅取决于当前时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种：

(1)always@(电平敏感信号列表)
always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。
在always块中可以使用 if-else、case和for等各种RTL关键字结构。建议使用阻塞赋值语句“=”。always模块中的信号必须定义为reg型，最终实现中并没有寄存器。将信号定义为reg型，只是为了满足语法要求。

(2)assign描述的赋值语句。
信号只能被定义为wire型。

7.2时序逻辑：

时序逻辑是Verilog HDL设计中另一类重要应用，其特点为任意时刻的输出不仅取决于该时刻的输入，还和电路原来的状态有关。电路中有存储元件(各类触发器，在FPGA芯片结构中只有D触发器)用于记忆信息，从电路行为上讲，不管输入如何变化，仅当时钟边沿(上升沿或下降沿)到达时，才有可能使输出发生变化。
与组合逻辑不同的是：
(1)在描述时序电路的always块中的reg型信号都会被综合成寄存器。
(2)时序逻辑中推荐使用非阻塞赋值“<=”。
(3)时序逻辑的敏感信号列表只需要加入所用的时钟触发沿即可。

8、竞争和冒险

8.1什么是竞争冒险

信号经过逻辑门电路都需要一定的时间，由于不同路径上门的级数不同，信号经过不同路径传输的时间不同，或者门的级数相同但各个门延迟时间有差异，也会造成传输时间不同。

我们将门电路上的输入信号，同时向相反的逻辑电平方向跳变(一个从1变为0，一个从0变为1)的现象称之为竞争。

由于竞争而在电路输出端可能产生尖峰脉冲的现象称之为竞争-冒险。竞争不一定会产生冒险，但冒险就一定有竞争。

8.2如何检查竞争冒险

只要输出端的逻辑函数，在一定条件下可以简化成Y = A + A’ 或 Y= A · A’ 则可判定存在竞争-冒险。

8.3消除竞争冒险的方法：

1)修改逻辑设计，这主要包括去除互补逻辑变量和增加冗余项。
2)输出端并联电容，这主要利用了电容的充放电特性，对毛刺滤波，对窄脉冲起到平波的作用。
3)利用格雷码每次只有一位跳变，消除了竞争冒险产生的条件。
4)利用 D 触发器对毛刺不敏感的特性。
5)引入选通脉冲。

*在Verilog编程时，注意以下几方面，在绝大多数情况下可避免综合后仿真出现冒险问题。
(1)时序电路建模时，用非阻塞赋值。
(2)锁存器电路建模时，用非阻塞赋值。
(3)用always和组合逻辑建模时，用阻塞赋值。
(4)在同一个always块中建立时序和组合逻辑模型时，用非阻塞赋值。
(5)在同一个always块中不要既使用阻塞赋值又使用非阻塞赋值。
(6)不要在多个always块中为同一个变量赋值。

9、同步时钟

当两个时钟间的相位是固定关系的，则可以称这两个时钟为同步时钟(synchronous clock)。注意，这个表述很重要。那么这里就又有一种情况，经过一个PLL产生相位不同，但相位固定的两个时钟，他们依旧是同步时钟。
而如果是两个晶振产生的时钟，因为两个晶振在上电时相位差是随机的，而且不同晶振时钟漂移抖动也不一样，所以相位是不固定的。当无法判断两个时钟间的相位关系时，则可以称这两个时钟为异步时钟(asynchronous clocks)。

10、同步电路/异步电路

【注意和同步时钟/异步时钟进行区别】

异步时序电路：
a)电路核心逻辑用组合电路实现;
b)异步时序电路的最大缺点是容易产生毛刺;
c)不利于器件移植;
d)不利于静态时序分析(STA)、验证设计时序性能。

同步时序电路：
a)电路核心逻辑是用各种触发器实现;
b)电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的;
c)同步时序电路可以很好的避免毛刺;
d)利于器件移植;
e)利于静态时序分析(STA)、验证设计时序性能。

11.同步复位/异步复位

同步复位

同步复位只有在时钟沿到来时复位信号才起作用，则复位信号持续的时间应该超过一个时钟周期才能保证系统复位。

同步复位的优点：一般能够确保电路是百分之百同步的。确保复位只发生在有效时钟沿，可以作为过滤掉毛刺的手段。

同步复位的缺点：复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位。同时还要考虑如：时钟偏移、组合逻辑路径延时、复位延时等因素。

由于大多数的厂商目标库内的触发器都只有异步复位端口，采用同步复位会耗费较多的逻辑资源。

异步复位

异步复位只要有复位信号系统马上复位，因此异步复位抗干扰能力差，有些噪声也能使系统复位，因此有时候显得不够稳定，要想设计一个好的复位最好使用异步复位同步释放。

异步复位优点：异步复位信号识别方便，而且可以很方便的使用全局复位。由于大多数的厂商目标库内的触发器都有异步复位端口，可以节约逻辑资源。

异步复位缺点：复位信号容易受到毛刺的影响。复位结束时刻恰在亚稳态窗口内时，无法决定现在的复位状态是1还是0，会导致亚稳态。

异步复位同步释放

使用异步复位同步释放就可以消除上述缺点。所谓异步复位，同步释放就是在复位信号到来的时候不受时钟信号的同步，而是在复位信号释放的时候受到时钟信号的同步。

12、PLL

PLL(Phase Locked Loop,锁相环)，是一种反馈控制电路。其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

总结

更多知识可关注公众号FPGA学习者，公众号内回复：【数字电路】获取数字电子技术教材(阎石第五版)

往期精彩

笔试|面试|FPGA知识点大全系列(1)