XILINX加法器自动截位IP核学习记录

//平台：win10

//软件版版本：vivado2016.4

//语言：verilog

首先点击Flow Navigator栏的IP Catalog，找到加法器IP核点击进行相关设置： 

输入为有符号16位数。

输出为17位（两个16位加法可能会溢出1位）。

Latency Configuration 设置为自动（如果手动设置的延时过小的话可能会影响性能）。

这里如果把输出设置成 16位 ，那么ip核输出的截位是什么样子的呢？

c16是16位输出 ，c17是17位输出。
如上图若设置输出为16位，输出则讲最高位符号位截掉，仅留下低16位，这在两输入和会溢出的情况下会产生错误结果。有符号十进制仿真如下图-32767+（-32768）= 1 为截掉符号位的错误结果。

谨慎使用IP核的自动截位。