modelsim仿真ise ip core

最新推荐文章于 2022-04-20 00:13:48 发布

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分类专栏： FPGA-debug篇文章标签： fpga

本文链接：https://blog.csdn.net/qq_41247463/article/details/117690575

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这篇博客讲述了在使用VHDL进行DDR2 Xilinx例程仿真时遇到的错误，包括ModelSim的警告和Questasim的错误。问题在于.vh文件的路径以及.vhd文件的编译。解决方案是将.mif文件放在work目录同级，避免编译特定的.vhdl文件。作者还分享了官方文档、仿真结果和关键词，涉及内存模型、仿真器兼容性及错误处理。

摘要由CSDN通过智能技术生成

block rom
modelsim warning:
cannot find …mif for reading
原因是路径，mif文件要放到和work同一级的文件夹下面

v5的ddr2 xilinx例程仿真
questasim报错：
** Error (suppressible): (vlog-2902)
.vh文件里面所有
在这里插入图片描述
改成

就不报错了，牛逼
这什么，就直接法解题是吧
看看百度到的啥
xilinx官方
意思是10.1以下版本就是warning ，以上版本是error，蜜汁操作
vlog F:/FPGA_Prj/VERIFY_772/V1_0/Logic/772/ip/ddr/ddr2_ver/example_design/sim/ddr2_model_parameters.vh
sim.do里面不要编译这个vhdl文件就行了，好歹还是有波形，不然就卡在那，这句是被修改过的，反正避开这个

参考资料

ug086:生成ip的时候会附在工程中，doc；
包括仿真结果，模块功能说明，部分时序等
读写：

32bit设计例程仿真后是ffff_ffff,0000_0000,aaaa_aaaa,5555_5555,5555_5555,aaaa_aaaa,9999_9999,6666_6666交替读写
在这里插入图片描述
退路都写在里面了，error不归我管，笑死
At the end of simulation, a test result is displayed depending on whether or not the
design generates an error signal. The displayed result does not consider the error or
violations generated by the memory models or the simulator.