ZYNQ架构与应用-CSDN博客

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0，前言

小声bb。首先很很感谢尤恺元老师的系列免费课程，FPGA公开直播课每周开课一次免费课程在这里可以看。B站也有。我看了很多zynq的教程，米联客的，黑金的，李工的，还有diligant官方的教程等等，这里不做评级。单纯感谢一下所有大佬提供的开源教程。凯元老师讲的很不错，特此总结一个系列记录下来。最后感谢！！！

1，ZYNQ的架构

学习zynq，起码大概知道人家是什么吧。所谓知己知彼，方能百战不殆。

ZYNQ分为PL（Programmable Logic）和PS（Processing System）两个部分组成。

其中呢，PL就是之前学习过的FPGA部分的资源了。而PS集成了两颗 A9 双核硬核，我不太清楚这里的部分以及两者的交互部分。感觉和这里的PS端STM32很像。数据互联都是使用的AXI总线。这里后面单独说。

下面分析下上图。

上图黄色的就是PL。Cortex A9双核系统有很多固定的外设。例如DDR，例如左半边的类似SPI等的连接，这也牵扯到后面配置ZYNQip的知识。可以看到这里很多都是使用的AMBA进行数据交互。这里可以自行百度。笔者也不是很清楚。后面明白再补更。左边部分的ACP以及HP0-3好像是和数据一致性有关的问题。其次DDR和PS端连接，但是PL也能访问其中的数据。

2，I/O的架构

下图讲的很清楚，一些固定的I/O一个有54个，分别是连接了一些PS的固定外设，在设置ZYNQIP的时候，都有很重要的联系。

什么是软核和硬核以及其联系。怎么连接，怎么设置完全依据原理图，所以怎么看原理图也是很重要的。下面我截取几张原理图以及配置的问题供参考。

这里原理图是48-49.而uart1中有，uart0就没有这个管脚。下面的CD与SD也是类似。其他的可以自己看原理图。

ZYNQ 的 GPIO（通用输入输出（General Purpose Input/Output）），分为两种，MIO(multiuse I/O)和 EMIO(extendable multiuse I/O)

54 个 MIO(multiuse I/O)，它们分配在 GPIO 的 Bank0 和 Bank1 隶属于 PS 部分，这些
IO 与 PS 直接相连。不需要添加引脚约束，MIO 信号对 PL 部分是透明的，不可见。所以对 MIO 的操作可以看作是纯
PS 的操作。MIO分配在bank0和bank1直接与PS部分相连，EMIO分配在bank2和bank3和PL部分相连。除了bank1是22-bit
之外，其他的 bank 都是 32-bit。所以 MIO 有 53 个引脚可供我们使用，而 EMIO 有 64 个引脚可供我们使用。
使用 EMIO 的好处就是，当 MIO 不够用时，PS 可以通过驱动 EMIO 控制 PL 部分的引脚，接下来就来详细介绍下
EMIO 的使用。
EMIO 的使用和 MIO 的使用其实是非常相似的。区别在于，EMIO 的使用相当于 PS + PL 的结合使用的例子。所
以，EMIO 需要分配引脚，以及编译综合生成 bit 文件。在课程中，老师将EMIO作为引脚引入逻辑部分，因此不要绑定引脚。只需要将LED绑引脚就可以了。

至于bank0-1设置的电平也可以在原理图中找到。