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RSS订阅原创 常用cmd命令（持续更新）
目录 1，进入D盘2，查看文件夹下目录3，进入打开文件夹4，自动关机设定1，进入D盘D:2,查看文件夹下目录dir 3，进入打开文件夹cd <文件夹名称>文件夹名称最好使用前面dir进行复制 也可以直接获得文件目录，直接打开文件所在位置4，自动关机设定shutdown -s -t xx ...
2019-02-23 20:56:31
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原创 网页解析简单记忆
<!DOCTYPE html><html lang="en"><head> #网页样式，呈现的效果 <meta charset="UTF-8"> <title>the blah</title> #标题，同时加载css样式 <link rel =
2019-02-21 11:15:28
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原创 python_1（初试旅游站点）
from bs4 import BeautifulSoupimport requestsurl = "https://harbin.cncn.com/jingdian/"web_data = requests.get(url)soup = BeautifulSoup(web_data.text,'lxml')titles = soup.select('div.title > b...
2019-02-18 23:11:20
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原创 FPGA实现VGA显示（六）——————多字符显示及基于fpga的“打字机”实现
前面笔者总结了如何显示单字符，设立通过一个简单的任务来总结如何实现vga多字符显示。实验要求基础：由PC通过UART发送数据在VGA显示。数据可以为字母，数字，汉字(任选10个字)，VGA分为左右两个区域，输入字母或者数字时在VGA左边显示，输入汉字时在VGA右边显示。发挥：有删除功能，可通过按键删除显示的数字，字母或者汉字。左边的按键按下字母或者数字删除，右边的按键按下汉字删...
2019-02-17 23:09:15
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原创 FPGA实现VGA显示（五）——————配置ROM测试及图片显示（b）
如何使用ISE生成ROMip显示彩色图片这里设置宽度，这里深度设置设置的是9200，设置的时候进行简单计算。 例化可以直接得到，修改内部连线即可 ROM简单测试总结前面显示代码其实是有问题的，因为ROM读数据有一个时钟周期的延时！！这里可以写一个简单的模块进行测试。ip里边有一个 读取使能信号，这里简单总结，为后面提供一点便利。可以看出，在读信号有效...
2019-02-14 20:17:30
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原创 FPGA实现VGA显示（四）——————读取ROM显示彩色图片（a）
这里只介绍模块思路，ROM的生成和设置等等其他问题，会单独开一篇总结。先放图看结果准备阶段首先用到这两个软件第一个用来解码，将图片中的每一个像素点用16进制表示，第二个用来转换图片。因为图片太大的话，资源太小，就不能显示。用第二个软件修改图片的长度宽度，用第一个软件生成.coe文件。然后，会生成一个这个在桌面。然后生成ip就可以了。这里的100是图片的宽，然后92 是图...
2019-02-13 13:45:06
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原创 FPGA实现VGA显示（三）——————单个字符显示
这里笔者首先记录一个问题，给自己提个醒，所有的模块都有一点点的问题，在行数列数都可能有一行像素的误差，有可能是在驱动和显示模块的问题，等后面修改，这里第一次做，只要不影响显示，实现功能。字符显示只修改vga_display模块，其他模块参考FPGA实现VGA显示（二）——————color_bar显示及方框移动（参考开拓者FPGA开发指南）字符显示相对较简单，主要是控制每一个像素点的黑白，...
2019-02-13 12:37:23
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原创 FPGA实现VGA显示（二）——————color_bar显示及方框移动（参考开拓者FPGA开发指南）
首先感谢所有开源分享资源的博主或者机构个人，这篇主要参考开拓者FPGA开发指南。通过分析代码，理清思路。主要分为四个模块，顶层模块，时钟分频模块，VGA显示模块，VGA驱动模块。前三个模块在任何时候都是不变的，只有最后一个模块，显示需要显示的内容。代码设计真的很巧，这里讲驱动模块单独写出来，不仅方便控制，同时仿真也很方便的可以看到结果。具体代码的理解讲在代码中展现，同时后面的字符显示，基于RO...
2019-02-12 13:18:01
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原创 FPGA实现VGA显示（一）——————屏幕驱动及color_bar显示
VGA显示，就是屏幕应用VGA接口线点亮屏幕。同样需要遵守一定的条件。符合时序，才能点亮屏幕，控制屏幕的显示。这里参考http://dengkanwen.com/70.html感谢，同时这里还有VGA协议标准链接：https://pan.baidu.com/s/1cqJ8iOo9KRhTBnXuIkPe5w 提取码：igee同样是来自邓堪文博客内容。里边干货挺多的，可以学习学习...
2019-02-12 11:35:20
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原创 基于FPGA实现uart串口模块（Verilog）--------发送模块及整合
基于FPGA实现uart串口模块（Verilog）--------发送模块及整合当接收模块接收到数据后，需要重新发送形成回环验证模块正确性。思路和结束模块有一点点的小差异。接收模块最终输出的是一个并行的八位数据，所以只有在最后输出保证输出结果正确就可以，而发送模块必须按照波特率时钟发送每一位的数据。具体代码实现如下代码实现module uart_tx( //-----------i...
2019-02-12 11:01:05
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原创 基于FPGA实现uart串口模块（Verilog）--------接收模块及思路总结
基于FPGA实现uart串口模块（Verilog）--------接收模块及思路总结uart通信协议简单理解为串转并和并转串的两个模块。同时必须保证数据的正确性。且输入输出端为串行。此次实现uart协议通过回环来保证数据接收发送的正确。用状态机来理解（也不知道是不是状态机，觉得这样写比较好理解）。两个接收，发送是对于开发板来说的。开发板的接收端连接的是pc机的发送端。反之。波特率...
2019-02-11 22:51:30
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十进制转5421BCD所有文件
2020-04-30
建议增加代码折叠功能
2022-01-07
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