本文介绍了在FPGA设计中如何使用除法器IP核3.0和4.0进行32bit和64bit的除法操作，以及乘法器IP核的快速乘积计算。针对电机计算步数的需求，选择了支持32bit的除法器3.0，并讨论了不同类型的输出（余数、小数）。当被除数位数增加到37bit时，切换到4.0版本。同时，详细阐述了除法器4.0的时序特性，包括被除数、除数、商和余数的表示。乘法器IP核则能在1个clk后得到乘积，经过仿真验证，除法器3.0的商计算需要35个clk。
FPGA中除法器IP核乘法器IP使用
1.除法器IP核有两种，3.0是最大支持32bit的被除数除数；4.0是最大支持64bit的被除数除数；研究电机时需要计算步数，都仅仅需要32bit因此选择3.0；
2.有两种类型
（1）remainder 余数
（2）fractional：小数
（3）dividend：被除数
（4）divisior： 除数
（5）quotient : 商
选择无符号数据，余数类型即可；之前又看到一个帖子写到商是有时间去计算的，我32bit设置了40个clk；具体的公式未找到；但是足够了
3.后期由于需要，被除数位数达到37bit，因此需要放弃3.0，使用4.0；同样有两种类型余数型和小数型，选择余数型；
4.时序与3.0不一致
（1）divi
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