DDR2/3进阶实验测试篇

最新推荐文章于 2024-06-09 19:43:06 发布

小时姐姐

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_41782879/article/details/124676231

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本文档介绍了如何在FPGA中实现DDR2/3的写入与读取控制逻辑，包括模拟数据生成、FIFO使用、地址计算、时序控制以及DDR写入和读取指令的详细步骤。通过计数器控制写入和读取次数，确保数据正确存储和读取，并在DDR写入完成后进行读取操作。在100MHz系统时钟下，使用PLL模块调整时钟，最终在硬件上验证成功。

摘要由CSDN通过智能技术生成

上上篇创建了MIG后，下面开始码代码了，梳理一下需要的工作
1）一个模拟需要写入的数据模块（用户时钟为ddr3.v文件中的c3_clk0）；数据位宽32bit；
2）一个控制MCB突发模块，进行指令，写FIFO，读指令，读FIFO时序
用户时钟为c3_clk0；读写数据为32bit；DDR2时钟为用户时钟的2倍，内部数据位宽设置端口为32bit；
3）两个FIFO IP核
4）一个top层
5）仿真
6）上板子chipscope抓取信号以及相关数据验证；
1.实现的功能是：
20khz频率下，触发一次相机；1s触发500次为1组；
相机数据：85M时钟，产生（6464+4）16bit的数据；=8KB
共500张图片数据存入DDR2后，再读出500张图片数据；
2.分析：
DDR写
需要FIFO中有数据后再进行写指令，写突发长度，写地址，写FIFO
FIFO内存最大为36KB/8kB=4张图片；最多存4张图片就要写入DDR2中，这里为了防止FIFO内没有数据，通过计数写入个数与读出个数相减=50的时候，进行写指令=010，写突发长度=50，写地址累加50，使用自动预充电机制，每次最后一个数据写完成之后必须停留一段时间。
注：写指令地址最后两个低地址是0，拼接；