VHDL/Verilog HDL实现任意整数倍分频器

最新推荐文章于 2023-09-11 17:21:40 发布

FPGA入门到头秃

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分类专栏：学习记录文章标签： FPGA verilog vhdl 分频器 testbench

本文链接：https://blog.csdn.net/qq_41914136/article/details/96750787

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本文介绍了如何使用VHDL/Verilog HDL设计任意整数倍的分频器，特别是5倍、10倍、25倍和50倍的分频。通过计数器和异或操作，可以实现奇数和偶数倍的分频。文中给出了Verilog HDL的代码示例，包括testbench，以及仿真结果验证了分频功能。

摘要由CSDN通过智能技术生成

在用HDL实现分频器的时候，主要通过写计数器计数时钟的上升/下降沿来实现。偶数倍分频十分容易实现在此不加赘述，奇数倍分频需要通过计数器生成两个波形然后进行异或操作实现奇数倍分频。
以下给出5倍分频、10倍分频的Verilog HDL程序代码，以及testbench仿真程序
Verilog程序：

module frequence_divider (
        input   clk_50MHz,
	     input   rst,
	     output  clk_10MHz,
        output  clk_5MHz	   
);
      reg [3:0] cnt;
	  reg clk_5MHz_temp;
	  reg clk_10MHz_temp1;
	  reg clk_10MHz_temp2;
	  
	  assign clk_5MHz=clk_5MHz_temp;
	  assign clk_10MHz=(clk_10MHz_temp1^clk_10MHz_temp2);//两个信号叠加产生奇数倍分频信号 
	  always@(posedge clk_50MHz or negedge rst)
	  begin 
	  if(rst==1'b0)begin
	       cnt<=4'd0;
	  end
      else begin 
	     if(cnt==4'd4)begin 
		    cnt<=4'd0;
		 end
		 else begin
		    cnt<=cnt+1'd1;
		 end
	  end
	  end
	  
	  always@(posedge clk_50MHz or negedge rst)
	  begin 
	  if(rst==1'b0)begin
  	      clk_5MHz_temp<=1'b1;
	  end 
	  else begin 
        if(cnt==4'd0)begin