HDLBits之Verilog学习记录 Day4

最新推荐文章于 2024-07-14 16:22:28 发布

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分类专栏： Verilog 文章标签： fpga verilog

本文链接：https://blog.csdn.net/qq_41964545/article/details/118182074

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本文介绍了如何使用Verilog语言构建一个四输入的逻辑电路，包括与门、或门和异或门的实现。通过将输入信号in[3:0]分别应用到逻辑运算中，得到相应的输出out_and、out_or和out_xor。此外，还提及了Vector concatenation operator在组合逻辑设计中的应用。

摘要由CSDN通过智能技术生成

1 四输入门

作业：
构建一个具有四个输入的组合电路in[3:0]。

有3个输出：

out_and：4 输入与门的输出。
out_or：4 输入或门的输出。
out_xor：4 输入异或门的输出。

module top_module( 
    input [3:0] in,
    output out_and,
    output out_or,
    output out_xor
);
    assign out_and = in[0] & in[1] & in[2] & in[3];
    assign out_or = in[0] | in[1] | in[2] | in[3];
    assign out_xor = in[0] ^ in[1] ^ in[2] ^ in[3];

endmodule

module top_module( 
    input [3:0] in,
    output out_and,
    output out_or,
    output out_xor
);
    assign out_and = & in;
    assign out_or  = | in;
    assign out_xor = ^ in;
endmodule