主存储器

• 总线
• 存储器
  主存
  cache
  虚拟存储器
• CPU
  指令系统
• I/O设备

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半导体存储芯片：

半导体的概念比主存大，但在这里一并介绍了，有利于后面的电路分析
现在计算机主存都由半导体集成电路构成

译码驱动能把地址总线的送来的地址信号翻译成对应存储单元选择信号，该信号在读写电路（放大器与写入电路）配合下完成对选中单元的读写操作
片选线：传送芯片选择信号，指出这次操作给出的地址是不是在这个存储芯片中

半导体芯片两种译码驱动方式：

1. 线选法：一维排列，结构简单，适合容量不大的存储芯片
2. 重合法：二维阵列，适合容量大

成数的存储芯片构成存储器，每个存储芯片有自己的基本电路，整个存储器也有基本电路，下面两种就是芯片构成存储器的电路（虚线框内对应上图的存储矩阵）

重合法：图中是1位数据线，如果需要多位，可以将行或者列的线连接到多个（就需要增加数量了），也就是分组一下

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RAM

• 静态RAM （触发器原理寄存信息，cache采用）
• 动态RAM（电容充电放电原理寄存信息，主存储器采用）

一丶静态RAM（Intel 2114 为例）(注意Cache采用的是静态RAM)

静态RAM基本单元电路

注：该芯片存储1位，T₁~ T₄是MOS管组成的触发器基本电路，T₁~ T₆组成基本单元电路，要写入到触发器中，触发器两端需要完全相反的电平，所以左侧写放大器取反，也正由于是触发器依靠电，所以是掉电原信息丢失易失性半导体存储器

2114(1k x 4 位)静态RAM电路结构

上图可以看出基本单元电路的T₇，T₈受列地址选择控制，分别于触发器两端相连，他们并不包含在基本单元电路中，而是芯片内同一列的各个基本单元电路所共用的

二丶动态RAM

与静态RAM相比，集成度更高，功耗更低，目前被各类计算机应用

动态RAM基本单元电路（使用电容存储01）

电容上存在足够多的电荷表示存“1”，电容下无电荷表示存“0”，电容上的电荷一般只能维持1~2ms,即使不掉电也会自动消失，所以也就有了刷新过程

三管

读出时，先对T ₄置一预充电信号，使读数据线达高电压V _DD，然后由读选择先打开T ₂，若T ₁的极间电容Cg存在足够多的电荷"1",使T ₁导通，则因T ₂，T ₁导通接地，使读数据线降为零电平，即“0”，若没有足够多的电荷“0”，T ₁截止，使读数据线的高电平不变，读出“1”信息。
写入时，由写选择线打开T ₃，这样，Cg变能随输入信息充电（写“1”）或放电（写“0”）将写入信号加到写数据线上。

单管（为了提高集成度）

读出时，字段上的高电平使T导通，若C _s有电荷，经T管在数据线产生电流，可视为读出“1”。若C _s无电荷，则数据线上无电流，可视为读出“0”。读操作结束时，C _s的电荷已将破坏性读出，必须再生。
写入时，字段上的高电平使T导通，若数据线上为高电平，经T管对C _s充电，使其存“1”；若数据线为低电平，则C _s经T放电，使其无电荷而存“0”

可以说动态RAM的读过程就是检测电容有无电，而写过程就是对电容充电放电的过程

注：T是mos管，不是电源，它能被导通，短的一端有电才能被导通

动态RAM芯片结构

三管:

可以注意到每一行都有两线（读与写选择线），也就是说参加行地址译码的不止有行地址还有读写控制信号，且每一列共享读与写数据线，
三角形的是刷新放大器，对电容的信息刷新

单管:

芯片内有时序电路，它受行地址选通①，列地址选通②，写允许信号控制③
读出时，行，列地址受①②控制，分两次存入行，列地址缓冲器，行地址经行译码后选中一行，使该行上的所有MOS管均导通，并将C _g电容反映到读放大器的某一侧（0 ~ 63 行左侧，64 ~ 127行右侧）， 读出时读放大器就像一个跷跷板电路，类似于一个触发器，其左右两侧电平相反，此外列地址经译码器后选中某一列，该列上的列地址选择管导通，即可将读放大器的右侧信号经读/写线，I/O缓冲器输出到D _out端
写入时，行、列地址也要分别送入芯片内的行、列地址缓存器，经译码可选中某行、某列。输入信息D _IN通过数据输入器，经I/O缓存器送至读/写线上，但只有被选中的列地址选择管导通，可将读/写线上的信息送至该列的读放大器的右侧，破坏了读放大器的平衡，使放大器的右侧与输入信息相同，左侧与输入信息泛型，使读放大器的信息便可写入到选中行的C _g中

动态RAM刷新

因为有些存储单元可能长期得不到访问，原信息会慢慢消失
刷新过程实质上是先将原信息读出，再由放大器形成原信息并重新写入的再生过程

刷新是一行一行的进行的，

• 集中刷新：在一个规定的刷新周期内，对全部存储单元集中一段时间逐行进行刷新，此刻必须停止读/写操作，存在死区
• 分散刷新【一个存取周期内刷新一行】：对每行存储单元的刷新分散在每个存取周期内完成，不存在死区，但是刷新过于频繁，而且存取周期变长了，整个系统速度降低了
• 异步刷新【刷新一行用一个存取周期】：前两种方式的结合，规定多久间隔刷新一次，刷新一行只停止一个存取周期，存取死区短，而且可以将刷新安排在CPU对指令的译码阶段

刷新周期：一定时间内对动态RAM全部基本电路单元必做一次刷新，一般是2ms
存取周期：存储器在进行连续两次独立的存储器操作所需最小时间间隔，如现代MOS型 100ns ，TTL型10ns

SRAM和DRAM的比较

	SRAM	DRAM
存储原理	触发器	电容
集成度	低	高
引脚数	多	少
功耗	大	小
价格	高	低
速度	快	慢
刷新	无	有
用图	缓存	主存

集成度看DRAM包含一个晶体管一个电容，而SDRAM六个晶体管
一般DRAM行地址和列地址可以分别传送，地址线的条数减少，管脚数减少，集成度就高，而SRAM价格贵且为了高速，不会将行地址和列地址分开译码，这样会变慢

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ROM

• PROM （Programmable ROM）：可编程程序只读存储器，是需要利用电流将其烧断，写入所需的资料，但仅能写录一次
• EPROM （Erasable Programmable ROM）：可抹除可编程只读存储器，可利用高电压将资料编程写入，抹除时将线路曝光于紫外线下，则资料可被清空，并且可重复使用
• EEPROM（Electrically Erasable Programmable Read Only Memory）：电子式可抹除可编程只读存储器，运作原理类似EPROM，但是抹除的方式是使用高电场来完成

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CPU与存储器的连接

一丶存储器的扩展

① 位扩展是增加存储字长

上图1K x 4位 → 1K x 8位
地址线，片选线，读写线一致，其中数据线一片连接高四位，一片连接低四位
片选线选中两片，读写线对两片操作（假如读），地址线传递地址信息，然后一片往地址线传四位，一片传另外四位

② 字扩展是增加存储器的容量

上图1K x 4位 → 2K x 4位
存储字节增加了一倍，故直接用A₁₀作为片选信号，A₁₀为低电平时，片选线0有效，选中左边芯片，A₁₀为高电平时，反相，选中右边芯片
地址线，读写线，数据线都一致，片选线（地址线传信号）不一致（通过反相器）

③ 字位扩展 以上两点都扩展

综上：字扩，存储器连同一片选线，位扩，连不同片选线（通常由地址线的某些位片选译码）
字位扩展：片选译码给出多个片选线，每个片选线下连接多个存储器

二丶连接

CPU有16根地址线，8根数据线，并用…作为访存控制信号（低电平有效），用…作为读写信号（高电平为读，低电平为写），现有1K x 4位RAM，8K x 8位RAM, 2K x 8位ROM, 4K x 8位ROM, 8K x 8位ROM,及74138译码器和各种电路

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