牛客网Verilog刷题——VL1

最新推荐文章于 2023-04-25 10:36:30 发布

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分类专栏：牛客刷题文章标签： verilog基础语法 FPGA

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牛客网Verilog刷题——VL1

题目
答案

题目

要求设计一个四选一多路选择器，其输入输出信号如下表。

信号	类型	输入/输出
d1	wire	Intput
d2	wire	Intput
d3	wire	Intput
d0	wire	Intput
sel	wire	Intput
mux_out	wire	Output

具体的模块的输入输出如下图所示。

在这里插入图片描述
题目要求的输入输出真值表如下表。

sel	输出
00	d3
01	d2
10	d1
11	d0

模块的输入输出时序如下图所示（这里官方给的时序图有问题）。
在这里插入图片描述

答案

练习的答案如下。

（1）写法一

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
reg  [1:0]  mux_out_t;
always @(*)
  case(sel)
    2'd0: mux_out_t <= d3;
    2'd1: mux_out_t <= d2;
    2'd2: mux_out_t <= d1;
    2'd3: mux_out_t <= d0;
 
    default: mux_out_t <= 2'd0;
  endcase
 
assign mux_out = mux_out_t;

//*************code***********//
endmodule

（2）写法二

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//

assign mux_out = (sel == 2'd0) ? d3 : (sel == 2'd1) ? d2 : (sel == 2'd2) ? d1 : d0; 

//*************code***********//
endmodule