牛客网Verilog刷题——VL2

最新推荐文章于 2024-09-30 13:22:45 发布

锅巴不加盐

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分类专栏：牛客刷题文章标签： fpga开发 Verilog基础语法

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文章介绍了如何使用Verilog语言来实现两个串联的具有异步复位功能的T触发器。T触发器的次态由现态Q和输入T决定，当T=0时，次态Q*等于现态Q；当T=1时，Q*取反。给出了相应的Verilog代码实现，包括对数据、时钟和复位信号的处理。

摘要由CSDN通过智能技术生成

题目

要求用verilog实现两个串联的异步复位的T触发器的逻辑，如下图所示。
在这里插入图片描述
模块的输入输出信号如下表，需要注意的是：这里rst是低电平复位，且采用异步复位的方式复位。

信号	类型	输入/输出
clk	wire	Intput
rst	wire	Intput
qt	reg	Output

模块的输入输出时序如下图所示。

在这里插入图片描述
在数字电路中，我们学过，T触发器的次态 $Q^*$ 取决于现态 $Q$ 和输入T，当T=0时， $Q^*=Q$ ，当T=1时， $Q^*$ =~ $Q$ 。其真值表如下。

$T$	$Q$	$Q^*$
0	0	0
0	1	1
1	0	1
1	1	0

答案

根据T触发器的原理，可以编写Verilog代码。

`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q  
);
//*************code***********//
reg     data_1;
always @(posedge clk or negedge rst)
  if(!rst)
    data_1 <= 1'b0;
  else if(data)
    data_1 <= ~data_1;
  else
    data_1 <= data_1;

always @(posedge clk or negedge rst)
  if(!rst)
    q <= 1'b0;
  else if(data_1)
    q <= ~q;
  else
    q <= q;

//*************code***********//
endmodule