Mentor-dft 学习笔记 day34-Simulation Mismatch Analysis

Simulation Mismatch Analysis

默认情况下，将分析模拟VCD文件、测试模式和设计数据，并识别不匹配源。分析完成后，您可以使用DFTVisualizer以图形方式显示重叠数据，并查明每个不匹配的来源。 增强了ATPG模拟失配分析功能，以优化大型（100K门及以上）设计的调试，并支持所有模拟器和分布式处理。

一旦分析完成，DFTVisualizer将以图形方式显示失配的来源，以便于识别。

The Simulation Mismatch Analysis Flow

模拟失配分析流程包括几个阶段。可以使用以下方法分析模拟不匹配：

•自动分析模拟不匹配-使用该方法，该工具使用单个命令调用运行整个流程，从第1阶段-ATPG到第5阶段-不匹配源识别.

•手动分析模拟不匹配-使用此方法，您可以分步运行不匹配分析流程。例如，您可以纠正故障文件中的已知问题，而不是重新运行第2阶段-Verilog测试台模拟，您可以使用修改后的故障文件继续进行第3阶段-调试测试台生成。

自动流程和手动流程都遵循相同的阶段：关键区别在于自动流程运行整个流程，而手动流程允许您分步使用流程。以下各节详细介绍了模拟失配分析流程。

Stage 1 — ATPG

生成扁平模型、测试模式和Verilog测试台（mentor_default.v）。测试模式必须以可读回ATPG工具的格式保存（二进制、ASCII、STIL或WGL），test bench 必须能够生成故障文件。

Stage 2 — Verilog test bench simulation

模拟Verilog测试台会生成一个failure file（mentor_default.v.fail）。如果未发现仿真不匹配，自动仿真不匹配分析将停止。

Stage 3 — Debug test bench generation

通过使用ATPG工具读取扁平网表，并读取阶段1中生成的测试模式和阶段2中的故障文件，仅为故障模式（mentor_default.v_vcdtb.v）生成测试台。测试台设置为输出模拟结果VCD文件。

Stage 4 — Debug test bench simulation

在同一个ATPG工具会话中，模拟第3阶段生成的调试测试台。该模拟生成VCD文件（mentor_default.v_debug.VCD）。

Stage 5 — Mismatch source identification

加载VCD文件并将每个不匹配项跟踪到其源。然后报告不匹配的来源。

Automatically Analyzing Simulation Mismatches

可以使用该工具自动分析仿真不匹配。 图8-88显示了自动模拟失配分析流程。使用此过程，可以使用analyze_simulation_mismatches命令和-auto开关调用该工具，该工具将自动运行流的所有阶段。此过程支持使用第三方模拟器并将处理分发到远程服务器。

 

Prerequisites

  •(Optional) 如果您使用外部第三方模拟器，则必须创建一个脚本来调用、设置和运行模拟器。请参见示例。

•(Optional)如果要分发分析的模拟部分，必须能够访问可通过rsh访问的远程服务器。

Procedure

1. Use the ATPG tool to read a design netlist or flat model. For example:

$ tessent -shell

SETUP> set_context patterns -scan

SETUP> read_verilog data/design.v

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