#Vivado报错:
问题描述:
verilog代码内例化了ila,例化本身没问题,但vivado报错:
[Opt 31-2] SRL16E ila_4/inst/ila_core_inst/shifted_data_in_reg[7][71]_srl8 is missing a connection on D pin.
原因分析:
此报错意味ila所抓取的信号中第71位(根据你自己的报错判断你的ila是第几位)信号无驱动。
解决方案:
从probe0开始往下数,看第71位(以你的报错为主)是那个probe,检查:
1、是否有这个信号;
2、这个probe的信号在此代码中是否有reg或者wire定义;