第五章内存系统（Cortex-M7 Processor）

如果发生故障异常，故障处理程序将读取链路寄存器、堆栈中的程序状态寄存器(PSR)和故障状态寄存器中的信息，以确定故障的类型。有些类型的故障对系统是致命的，而其他类型的故障可以修复，并恢复程序执行。例如，MPU后台MemManage可能表示堆栈溢出，并通过分配更多的堆栈和重新编程MPU来纠正这一点。或者，异步外部故障可能表明软件错误意味着对未映射的内存地址发生了存储指令。这种故障对系统或进程来说是致命的，因为没有记录发生错误的地址或引起故障的指令。

表5-1所示的故障类型通常是致命的，因为错误的位置没有记录或错误是不可恢复的。一些被标记为不致命的错误在某些系统中可能是致命的，因为错误的原因已经确定。例如，MPU后台MemManage故障可能表明堆栈溢出，这是可以纠正的，或者它可能表明，由于错误，软件访问了不存在的内存位置，这可能是致命的。可以通过确定错误发生的位置来区分这些情况。

5.4内存类型和内存系统行为

内存系统的行为取决于正在访问的内存的类型属性:

默认情况下，ram中只能缓存普通、非共享内存区域。只有在启用了适当的缓存并且内存类型是可缓存的情况下，才会进行缓存。如果CACR，可以缓存共享可缓存内存区域。SIWT设置为1。

存储缓冲区可以将任何存储合并到普通内存，如果它们不是来自访问标记为共享的内存区域的存储独占指令。更多信息请参见第5-42页的存储缓冲区。

只有非缓存的共享独占事务在外部接口上被标记为独占。如果CACR，加载和存储共享可缓存内存区域的独占指令不会导致在外部接口上标记为独占的任何访问。SIWT设置为1。

只有普通内存被认为是可重新启动的，也就是说，一个多字传输可以因为中断而中途放弃，在中断被处理后重新启动。有关中断行为的更多信息，请参见第2-10页的异常处理。

对于非共享内存的独占访问，只更新和检查内部独占监视器。使用内部监视器检查对共享内存的独占访问，必要时还使用使用外部内存接口AXIM或AHBP的外部监视器检查。

表5-2总结了处理器内存类型和相关行为。

5.5AXIM接口

本节描述AXIM接口。AXIM接口是连接到外部内存系统的单个64位宽接口。它用于:

指令获取。
数据缓存行填充和退出。
Non-cacheable普通类型的内存数据访问。
设备和强顺序类型的数据访问，通常是对外设的访问。

AXIM接口符合Arm AMBA AXI和ACE协议规范中描述的AXI4标准。在AXI标准中，AXIM接口使用许多扩展信号来指示内部内存属性和请求源。请参阅第5-12页的AXI扩展。

AXIM接口可以与处理器相同的频率运行，也可以以较低的同步频率运行。

请注意

本节中对AXI从站的引用是指连接到处理器AXIM接口的外部系统中的AXI从站。

以下部分描述了AXIM接口的属性，并提供了有关生成的突发类型的信息:

第5-9页的AXI属性和事务。
第5-11页中介绍的AXIM接口访问的标识符。
AXI扩展在第5-12页。
内存系统对AXI访问的影响见第5-13页。

请注意

有关推测访问的更多信息，请参见第5-3页的推测访问。

5.5.1AXI属性和事务

表5-3显示了处理器配置L1数据缓存时AXIM接口的AXI属性和事务。这用于具有高内存带宽并支持多个未完成事务的本机AXI系统，也称为高性能AXIM接口。

只能生成所有可能的AXI事务的一个子集。这些都是:

对于Normal，可缓存内存:

WRAP4 64位读取，用于加载和回写-分配存储行填充和指令行填充。
INCR4 64位写，用于驱逐。
INCR N (N:1-4) 64位，用于写传输，用于合并的单个write - through或write - back，没有write - allocate存储。
INCR N (N:1-4) 64位，用于读传输、禁用数据缓存时的加载或禁用指令缓存时的指令读取。

对于普通、不可缓存内存:

INCR N (N:1-4) 64位读传输，单独加载和多次加载。
INCR N (N:1-4) 64位，用于写传输，用于合并的单个存储和存储倍数。
INCR N (N:1-4) 64位用于读传输，用于指令读取。
INCR 1 8位、16位和32位的独占读写，用于共享独占。

对于强顺序存储器或设备存储器:

INCR 1 8位，16位和32位读写，用于单独的加载和存储。
INCR 1 32位用于读传输，加载倍数。
INCR N (N:1-2) 32位，用于写传输，用于存储倍数。
INCR 1 8位、16位和32位的独占读写，用于共享独占。

不使用固定爆发。
写入突发到普通内存可以使用以下优化:

整个节拍没有设置闪光灯。
每拍不连续频闪。

这些在AXI上是允许的，但对桥接AHB有影响。

有关用于不同事务的id的更多信息，请参见第5-11页的AXIM接口访问标识符。

表5-4显示了处理器未配置为包含L1数据缓存时的AXI属性和事务。也就是说，如果您想在低成本的AXI系统中使用它，或者桥接到具有低带宽内存系统的AHB，就像在片外内存系统上一样。

只能生成所有可能的AXI事务的一个子集。这些都是:

对于正常记忆:

WRAP4 64位读传输，用于包含指令缓存的指令行填充。
INCR N (N:1-4) 64位读传输，单个负载和负载倍数。
INCRN (N:1-4) 64位，用于写传输，用于合并的单个存储和存储倍数。
INCR N (N:1-4) 64位读传输，用于不可缓存指令读取或所有指令读取没有指令缓存。
INCR 1 8位、16位和32位的独占读写，用于共享独占。

对于强顺序存储器或设备存储器:

INCR 1 8位，16位和32位读写，用于单独的加载和存储。
INCR 1 32位用于读传输，加载倍数。
INCR N (N:1-2) 32位，用于写传输，用于存储倍数。
INCR 1 8位、16位和32位的独占读写，用于共享独占。

不使用固定爆发。
写入突发到普通内存可以使用以下优化:

整个节拍没有设置闪光灯。
每拍不连续频闪。

这在AXIM接口上是允许的，但对桥接到AHB有影响。

有关用于不同事务的id的更多信息，请参阅AXIM接口访问的标识符。

5.5.2用于AXIM接口访问的标识符

下面的ID值用于读写通道，以及在AXIM接口上的write - allocate内存访问:

读取通道，ARID[2:0]， RID[2:0]:

0 b000普通不可缓存读、设备读和强顺序读。

0 b011 0 b010数据缓存行填充。

0 b100指令获取。

写通道，AWID[1:0]， WID[1:0]， BID[1:0]:

0 b00普通的，不可缓存的写，所有共享的独占写，例如来自STREX。

0 b01普通可缓存写，Write-Through和Write-Back, Non Write-Allocate内存。

b10 0设备和强顺序写。

0 b11清除到普通可缓存回写内存。

WID不是amba4axi所需的信号。它包括与amba3axi系统的兼容性。

5.5.3AXI特权信息

AXI提供了关于ARPROT和AWPROT信号访问权限级别的信息。但是，当访问可能被缓存或合并在一起时，生成的事务可以同时包含特权数据和用户数据。如果发生这种情况，Cortex-M7处理器将事务标记为特权事务，即使它是由用户进程发起的。

Cortex-M7模式和APROT值如表5-5所示。

5.5.5AXI扩展

AXIM接口使用ARCACHE和AWCACHE AXI信号和ARSHARE, AWSHARE, ARINNER和AWINNER扩展信号来指示传输的内存属性，由MPU返回:

主接口的ARCACHE和AWCACHE由内存类型和外部区域属性生成。
ARINNER和AWINNER由内存类型和内部区域属性生成。
对于共享内存区域的事务，断言ARSHARE和AWSHARE。

除了这些属性扩展信号之外，AXIM接口还包括以下信号:

AWMASTER和ARMASTER

显示内存请求的来源。设置为时:

0 该请求是由运行在处理器上的软件生成的。

1 该请求是由AHB debug (AHBD)接口上的调试请求生成的。

AWSPARSE AWSPARSE是写地址通道信号组的一部分，表明突发使用稀疏字节写频闪，也就是说，写突发的一些节拍不包含数据。您可以使用此信号来优化桥接amba4axi协议到AHB协议的系统。

请参阅Arm AMBA AXI和ACE协议规范，了解所有协议的有效编码AxCACHE和AxINNER 信号。

5.5.6内存系统对AXI访问的影响

被访问的内存的属性可以影响AXI访问。内存系统可以缓存任何被标记为:

可缓存，回写，读分配，写分配，不可共享。
可缓存，回写，只读分配，不可共享。
可缓存，透写，只读分配，不可共享。

然而，设备和强顺序内存总是不可缓存的。此外，对Device或强排序内存的任何未对齐访问都会生成对齐UsageFault，因此不会导致任何AXI传输。这意味着本章给出的访问示例永远不会显示对设备或强顺序内存的非对齐访问。

请注意

标记为非可缓存正常的内存区域不能用于访问系统中的读敏感外设。这是因为如果原始加载指令被中断，那么从处理器读取到这些区域的事务可以重复多次。

5.5.7AXIM接口传输

处理器符合Arm* AMBA* AXI和ACE协议规范，但它不生成规范允许的所有AXI事务类型。本节描述AXIM接口不生成的AXI事务的类型。

如果您正在设计一个仅与Cortex-M7处理器一起工作的AXI从站，并且在您的系统中没有其他AXI主站，那么您可以利用这些限制和接口属性来简化从站，如第5-9页的表5-3所示。

本节还包含一些表，这些表显示了处理器生成的AXI突发类型的一些示例。但是，这里没有显示特定类型的事务并不意味着处理器不生成这样的事务。

请注意

连接到AXIM接口的AXI从设备必须能够处理Arm* AMBA* AXI和ACE协议规范允许的各种事务，除非在本章中有明确声明不生成此类事务。您不能从给出的示例表中推断出任何额外的限制。

将指令加载和存储到不可缓存内存可能不会导致AXI传输，因为数据可能从内部存储数据缓冲区检索或合并到内部存储数据缓冲区中。例外情况是加载或存储到强排序或设备内存。这些总是导致AXI传输。请参阅第5-15页的强排序和设备事务。

对AXI传输的限制在第5-15页描述了对AXIM接口生成的传输类型的限制。如果处理器上电，缓冲的写响应和读数据通道就绪信号(BREADY和RREADY)总是被断言。当处理器进入休眠或关闭模式时，它们被解除断言。您不能对AXI握手信号做出任何其他假设，除非它们符合Arm AMBA°AXI和ACE协议规范。

以下部分给出了由AXIM接口生成的传输的示例:

对AXI传输的限制见第5-15页。
第5-15页的强订单和设备交易。
在第5-20页填写。
第5-20页的缓存线回写(退出)。
5-20页上的不可缓存读取。
不可缓存，回写，无写- allocate或write - through写。
AXI事务分割在第5-21页。
5-22页的正常写合并。

AXI传输的寄存器

AXIM接口对它生成的AXI事务应用以下限制:

突发传输的数据不会超过32字节。
突发长度不超过4次传输。
强顺序或设备写突发的最大长度是两次传输。
强顺序或设备读取总是一次传输。
任何事务都不会越过内存中的32字节边界。
参见第5-21页的AXI事务拆分。
固定爆发从不使用。
写地址通道总是发出INCR类型的突发，而不会发出WRAP或FIXED。
WRAP类型的读突发，参见第5-20页的Linefills:

仅用于行填充(读取)可缓存的普通内存。
总大小为64位，长度为4次传输。
总是有一个64位对齐的起始地址。
如果传输大小是8位或16位，那么突发长度总是一次传输。

传输大小永远不会超过64位，因为它是64位的AXI总线。
指令读取，由ARPROT[2]识别，总是64位传输大小，并且从不锁定或排他。
到设备和强排序内存的事务总是到与传输大小对齐的地址。请参阅强排序事务和设备事务。
排他访问总是指向与传输大小对齐的地址。
只有对共享内存的独占访问才会导致对AXIM(由ARLOCK和AWLOCK标识)的独占访问。对非共享内存的独占访问在总线上被标记为非独占访问。

强排序和设备事务

从强顺序存储器或设备存储器加载或存储指令总是生成与该指令所暗示的大小相同的AXI事务。所有使用LDM、STM、LDRD或STRD指令对强排序或设备内存的访问都以32位传输的方式进行。

LDRB

表5-6所示为存储在强顺序存储器或设备存储器中0 ~ 7字节的LDRB的ARADDR、ARBURST、ARSIZE和ARLEN的值。

LDRH

表5-7显示了半字0-3的LDRH的ARADDR、ARBURST、ARSIZE和ARLEN的值。

请注意

从强排序或设备内存地址0x1、0x3、0x5或0x7加载半字会生成对齐UsageFault。

LDR or LDM that transfers one register

表5-8给出了在强顺序内存或设备内存中传输一个寄存器(LDMI)的LDR或LDM的ARADDR、ARBURST、ARSIZE和ARLEN的值。

请注意

从强排序或设备内存地址0x1、0x2、0x3、Ox5、0x6或0x7加载一个字会产生对齐UsageFault。

LDM that transfers two registers

LDM的ARADDR、ARBURST、ARSIZE和ARLEN的取值如表5-9所示在强顺序或设备内存中传输两个寄存器(一个LDM2)。

请注意

来自地址0x1、0x2、0x3、0x5、0x6、0x7、0x9、0xA、0xB、0xD、0xE或0xF的加载倍数会产生对齐UsageFault。

STRB

表5-10显示了通过AXIM接口的STRB到strong -ordered或Device memory的AWADDR、AWBURST、AWSIZE、AWLEN和WSTRB的值。

STRH

AWADDR、AWBURST、AWSIZE、AWLEN、WSTRB的取值如表5-11所示通过AXIM接口到强顺序存储器或设备存储器的STRH。

STR or STM of one register

STM of five registers

Linefills

Cache line write-back (eviction)

Non-cacheable reads

访问不可缓存普通内存的加载指令生成的AXI突发不一定与指令所暗示的大小或长度相同。此外，如果要读取的数据包含在存储缓冲区中，则该指令可能根本不会生成AXI读事务。

Non-cacheable,Write-Back no Write-Allocate or Write-Through writes

将指令存储到Non-cacheable, Write-Back no - Write-Allocate Cacheable和Write-Through可缓存内存生成不一定相同大小的AXI突发或者是指令所暗示的长度。AXIM接口断言字节通道频闪，WSTRB[7:0]，以确保只更新由指令写入的字节。

本节中的表给出了可能导致的AXI事务类型的示例各种存储指令，访问普通内存中的各种地址。它们是提供的仅作为示例，并不是对AXI事务的详尽描述。根据处理器的状态，访问的时间，实际产生的突发可能有即使对于相同的指令，其大小和长度也与所示示例不同。

此外，对普通内存的写操作可以合并以创建更复杂的AXI事务。参见第5-22页的正常写合并示例。

AXI transaction splitting

处理器在访问跨缓存线边界(即32字节边界)的地址时拆分AXI爆发。跨越一个或两个32字节边界访问内存的指令分别生成两个或三个AXI爆发。下面的例子展示了这种行为。它们仅作为示例提供，并不是对AXI事务的详尽描述。根据处理器的状态和访问的时间，即使对于相同的指令，实际生成的突发也可能具有与所示示例不同的大小和长度。

例如，LDMIA R10， {R0-R5}从非可缓存的普通内存中加载6个单词。这条指令生成的AXI事务的数量取决于基址R10:

如果所有六个字都在同一缓存行中，则存在一个AXI事务。例如，对于LDMIA R10， {R0-R5}，其中R10=0x1008，接口可能会产生三个64位读传输的突发，如表5-18所示。

如果数据来自两个缓存行，那么就有两个AXI事务。例如，对于LDMIA R10， {R0-R5] with R10=0x1010，接口可能产生两个64位读的突发事件，也可能产生单个64位读的突发事件，如表5-19所示。

ARADDR可能的取值如表5-20所示。ARBURST。ARSIZE。和ARLEN用于LDR到不可缓存的普通内存，它跨越缓存线边界。

表5-21显示了从STRH到非缓存的普通内存跨越缓存线边界的AWADDR、AWBURST、AWSIZE、AWLEN和WSTRB的可能值。

Normal write merging

对不可缓存、回写、不分配缓存或透写缓存的存储指令可能不会导致AXI传输，因为存储数据合并在内部缓冲区中。

存储缓冲区可以检测到，对于可透写可缓存或不可缓存的普通内存，当它包含多个对同一缓存行的写请求时。这意味着它可以将来自多个指令的数据合并到单个写突发中，以提高AXI接口的效率。如果AXIM接收到几个不形成单个连续突发的写请求，它可以选择输出单个突发，对于没有任何数据的字节，WSTRB信号为低电平。对于普通内存的写访问，如果没有地址依赖关系，存储区可以乱序执行写操作。它可以这样做，以最好地利用其合并访问的能力。例5-1中的指令顺序显示了写操作的归并。