VL8 使用generate…for语句简化代码

一、generate for语句简介

需要注意三点：

① generate-for语句必须用genvar关键字定义for的索引变量；

② for的内容必须用begin…end块包起来，哪怕只有一句；

③ begin…end块必须起个名字；

例如：一个参数化的gray-code to binary-code 转换器；这里采用复制产生多个assign语句的形式来实现。

等效于

二、思路

主要是掌握generate的用法 。

为什么这道题可以用generate简化代码？因为assign是组合逻辑 里面的阻塞赋值使得代码是一句一句的执行的，用generate相当于for循环 也是在一句一句的赋值。

三、设计文件

`timescale 1ns/1ns
module gen_for_module( 
    input [7:0] data_in,
    output [7:0] data_out
);    //单纯的时序逻辑

genvar i;
generate
    for (i=0;i<8;i=i+1)
   begin: bit
   assign data_out[i] = data_in[7-i];
   end
endgenerate
endmodule

四、补充

1、generate if 的用法

module  generate_if (a,b,c,y);
input a,b,c;
output y;
localparam SIZE = 12;

generate 
if (SIZE <8)
 assign y = a & b & c;
else if(SIZE == 8)
 assign y = a & b | c;
else
assign y = a | b | c;
endgenerate

endmodule

2、generate case用法

generate
     case(WIDTH)
1:do something
2:do something
    endcase
endgenerate