题目描述:在某个module中包含了很多相似的连续赋值语句,请使用generata…for语句编写代码,替代该语句,要求不能改变原module的功能。
使用Verilog HDL实现以上功能并编写testbench验证。
通过上述代码展示,首先可以分析出来代码描述的硬件连接为:位翻转
题目要求使用generate...for对上述代码进行修改(新学内容),在generate中需要注意的就是:1)generate中begin后的块名字是必须要有的,表示的是该语句块的名字。2)即使只有一个语句块也需要使用begin...end,同时需要使用endgenerate表示结束。3)同时,采用genvar声明的变量只能在generate块中使用。
核心代码:
genvar gv_i;
generate
for(gv_i=0 ; gv_i < 8 ; gv_i=gv_i+1)
begin:bit_reverse
assign data_out[gv_i] = data_in[7-gv_i];
end
endgenerate