数字信号处理——多速率信号处理（3）

于 2022-10-16 00:13:07 发布
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分类专栏： 基于FPGA的数字信号处理设计 文章标签： 多速率信号处理 FPGA Verilog
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本文链接：https://blog.csdn.net/qq_43045275/article/details/127188083
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引言

总体设计结构

设计说明

设计框图

设计详述

FIR滤波器模块

时钟 IP

下采样模块

引言

本文接续前面几篇：

数字信号处理——多速率信号处理（1）

数字信号处理——多速率信号处理（2）

本文以及后续文章主要是针对各个设计环节进行代码实现。本文首先会给出总体的设计结构，以及部分模块的设计源码、仿真源码。

总体设计结构

设计说明

本例程设计一个抽取滤波器。

设计参数：

原始采样时钟频率：100MHz

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在路上-正出发

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