SystemVerilog 语法专栏
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在路上-正出发
自勉：故余虽愚，卒获有所闻
热爱：ASIC以及FPGA数字设计
学历：NJUST EI 本/硕
语言：Verilog HDL、Matlab、Tcl、Python、SystemVerilog、Perl
闲暇：
-1- 翻译书籍《Static Timing Analysis for Nanometer Designs》（关于静态时序分析），已4万字
-2- 翻译书籍《Low Power Methodology Manual》（关于低功耗设计方法学），已完结
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我的 System Verilog 学习记录（13）
本文简单介绍 SystemVerilog 的 断言。原创 2023-04-01 11:23:25 · 1064 阅读 · 0 评论 -
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我的 System Verilog 学习记录（10）
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我的 System Verilog 学习记录（9）
本文简单介绍 SystemVerilog 的类。原创 2023-03-08 23:05:36 · 2147 阅读 · 0 评论 -
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我的 System Verilog 学习记录（6）
本文简单介绍 SystemVerilog 语言的 线程。原创 2023-02-27 17:33:58 · 2283 阅读 · 0 评论 -
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本文简单介绍 System Verilog 语言的 控制流。原创 2023-02-26 10:54:31 · 2739 阅读 · 0 评论 -
我的 System Verilog 学习记录（4）
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我的 System Verilog 学习记录（3）
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我的 System Verilog 学习记录（2）
从本文开始，就开始系统学习 System Verilog ，不只是语法，还有结合 Questa Sim 的实际编程练习、Debug。本文简单介绍 System Verilog 语言的用途以及学习的必要性。原创 2023-02-22 11:06:53 · 1902 阅读 · 0 评论 -
我的 System Verilog 学习记录（1）
技多不压身，准备开始学一些 System Verilog 的东西，充实一下自己，这个专栏的博客就记录学习、找资源的一个过程，希望可以给后来者一些借鉴吧，IC找工作的都加把油！本文是准备先简单介绍一下环境搭建和资源分享~原创 2023-02-21 21:38:43 · 4480 阅读 · 4 评论