![](https://img-blog.csdnimg.cn/direct/257c50325d0d4c8e88cf9e7bf5d7a7a5.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
IEEE STD 1801-2018 解读
文章平均质量分 80
IEEE STD 1801-2018 解读
在路上-正出发
自勉:故余虽愚,卒获有所闻
热爱:ASIC以及FPGA数字设计
学历:NJUST EI 本/硕
语言:Verilog HDL、Matlab、Tcl、Python、SystemVerilog、Perl
闲暇:
-1- 翻译书籍《Static Timing Analysis for Nanometer Designs》(关于静态时序分析),已4万字
-2- 翻译书籍《Low Power Methodology Manual》(关于低功耗设计方法学),已完结
展开