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文章平均质量分 76
《Tcl&STA》专栏主要是STA理论知识的学习，没有实操部分，感觉还是悬在空中，可望不可及的东西。本专栏就以XILINX的集成开发环境 VIVADO IDE 为例，学习时序分析和约束的实际操作。随自己的学习进度同步更新（初期可能会较慢更新……）
在路上-正出发
自勉：故余虽愚，卒获有所闻
热爱：ASIC以及FPGA数字设计
学历：NJUST EI 本/硕
语言：Verilog HDL、Matlab、Tcl、Python、SystemVerilog、Perl
闲暇：
-1- 翻译书籍《Static Timing Analysis for Nanometer Designs》（关于静态时序分析），已4万字
-2- 翻译书籍《Low Power Methodology Manual》（关于低功耗设计方法学），已完结
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时序分析及约束实操（VIVADO IDE）——IO时序分析
前言IO时序分析主要分析，FPGA芯片和外围电路（寄存器）通信的时序问题。本节主要学习基本模型。1、源同步FPGA输入时序模型源同步在现在的高速数据传输中应用更多。路径分解：时序图：（需要仔细分析）输入延时关系：1.1 问题背景2、系统同步FPGA输入时序模型系统同步不是很利于高速的数据传输。参考说明【1】尤老师学习视频。...原创 2022-04-13 13:01:24 · 1752 阅读 · 1 评论 -
时序分析及约束实操（VIVADO IDE）——保持时间检查
前言上篇：时序分析及约束实操（VIVADO IDE）——建立时间检查https://blog.csdn.net/qq_43045275/article/details/124076201?spm=1001.2014.3001.5502工程还是上篇的工程，此处主要是学习保持时间的时序检查。务必先看上篇。1、知识回顾保持时间：时钟上升沿到达以后，数据必须稳定存在的最小时间。保持时间裕量：数据实际结束时间和数据需求结束时间的差值。数据实际结束时间：需要的数据结束...原创 2022-04-12 22:32:36 · 1210 阅读 · 2 评论 -
时序分析及约束实操（VIVADO IDE）——建立时间检查
时序分析和约束实际操作。以Vivado IDE 为平台。原创 2022-04-12 20:30:00 · 2722 阅读 · 3 评论