逻辑综合（Synthesis）概述

1.概述

• 概念： 逻辑综合是IC前端设计的重要步骤，就是将RTL级的代码转换为门级网表的过程。
• 目的：决定电路的门级结构。寻求电路时序和面积的平衡， 功耗和时序的平衡，增强电路的测试性。
• 逻辑综合三阶段：Synthesis=Translation+Optimization+Mapping
  • 转译：将HDL代码转为与工艺库（器件）无关的数据库
  • 优化：根据时序/面积/功耗等方面的要求，将上述数据库优化成为满足设计指标的门级网表。这一步会优化掉一些综合器认为“无用的模块”，可能是因为逻辑设计导致的，比如某个模块的端口信号没有接出来，又比如某个状态机的跳转条件永远不会满足等。除了逻辑设计方面的问题，TDL有时也会被优化掉，这时可以借助子工程增量编译的方式去防止总工程优化之。子工程嵌入总工程之前最好进行虚拟端口约束，虚拟端口数量影响逻辑资源消耗进而影响逻辑锁定区域大小。
  • 映射：将网表对应到工艺库（器件）相关的门级网表
• 输入：RTL代码、工艺库、综合环境文件、时序约束文件；
• 输出：门级网表。

2.逻辑综合的处理对象

• 设计约束所针对的对象可以分为以下几个：