CMOS晶体管原理

1.物理材料

• 通过对单晶硅进行参入杂质，使其中形成游离的电子和空穴。当外部附加电场时即可形成电流。
  
• 在P端给高压，N端给低压，那么就会有电流通过PN节。

2. NMOS/PMOS晶体管

• 将PN节进行组合，加入控制端，就构成了NMOS/PMOS晶体管。如上图所示是一个NMOS晶体管，有四个端口，gate端也叫控制端、source端、drain端。gate和body之间有一个SiO2的绝缘层，理想状态下是不会漏电的，实际上由于一些寄生效应，存在一定漏电，随着工艺增强越来越严重，漏电功耗越来越大。
• 在gate端给高压，source/drain给低压，有电流在source/drain间流动。
• 如下是PMOS晶体管，在gate给低压，其余两个给高压，有电流在source/drain间流动。
  
• 将PMOS/NMOS进行简单的建模，又称开关电路，如下所示：
  
• 当g=0，NMOS截止，PMOS导通；g=1，PMOS截止，NMOS导通。

3.反相器

• 当A取0，反相器上面的PMOS晶体管导通，下面的NMOS晶体管截止，相当于VDD和Y直接导通，因此Y输出1。同理，当A=1，Y=0。
  
• 反相器的工作过程可以看做是一个有gate端控制的对负载电容Cload充放电的过程。当g=0，反相器上面的PMOS晶体管导通，VDD给Cload充电，电极板上端聚集正电荷，使Vout=1。反之下面的NMOS导通，Cload放电，VDD降低至0.
• 可见一个基本反相器相当于一个RC电路，反相器工作延时相当于就是对其中的负载电容充放电的延时。若要提高反相器工作速度：
  • 1.降低负载电容大小，使得对其充放电都更快；
  • 2.增加MOS管截面，R降低，电源端到地、到电容的电流增大，充放电也会更快；但与此同时，寄生电容也会更大。
  • 3.降低阈值电压，使晶体管更快导通；但是会导致漏电流增大，漏电功耗增加。

• 在数字电路中，由于存在对负载电容充放电的延时，因此在1、0之间不可能完成理想跳变。实际的输入输出关系如上图所示：当输入Vin从0到1后，经过一个Tpdf（下降沿传输延时propagate delay，输入输出0.5之间的延时）后Vout才从1到0.
• 图中的Tf称为信号下降时间falling transition（0.8->0.2的延时）。
• VDD>0.8定义为数字电路的1；VDD<0.2定义为0

4. 影响电路延时的因素（PVT）

Process：代工厂工艺参数的漂移，导致同一批次的芯片存在延时特性的差异
Voltage：电压越高，电路延时越低。在标称电压的±10%范围波动，芯片一般都能正常工作
Temperature：PN结温度越高，电路延时越高

• 根据PVT漂移的最大范围，定义了芯片工作的最好最坏情形。若基于某芯片一个设计静态时序分析时，在最好、最坏的情况下都可以工作，那么该设计在该型号芯片上都可以工作。稍微松一点，在FF情况下，保持时间应该满足，在SS情况下建立时间满足。
• 延时最低的情形（fast）：制造工艺让MOS管电流大、PN结温度低、VDD电压高。