HDLBits学习笔记——边沿检测

1.学习目标

边沿检测

Q：

• 对于 8 位矢量中的每个位，检测输入信号何时从一个时钟周期中的 0 变为下一个时钟周期中的 1（类似于正边沿检测）。输出位应设置为0到1转换发生后的周期。

下面是一些示例。为清楚起见，in[1]和pedge[1]单独显示。

以in[1]为例进行分析，每一个时钟上升沿到来时将in[1]寄存，寄存的信号比输入慢一个时钟，将寄存的信号与输入信号对比，从而检测出信号上升沿，可以知道 pedge = in&（~in_reg）。以波形展示为例：

值得注意的是，在写代码时，需要注意阻塞赋值与非阻塞赋值的区别。
阻塞赋值：前面语句执行完，才可执行下一条语句。
非阻塞赋值：always块内，2条语句同时执行。
使用注意事项：
（1）当用always块来描述组合逻辑时，应当使用阻塞赋值。
（2）使用时序逻辑时，应当使用非阻塞赋值
（3）always中要么全部使用非阻塞赋值，要么把阻塞赋值和非阻塞赋值分在不同的always中书写。

A:

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] pedge
);
    wire [7:0] in_reg;
    
    always @(posedge clk) begin
        in_reg <= in;
        pedge <= ~in_reg & in;
    end

endmodule

运行结果波形如下，实现了8bit信号的上升沿波形检测。