NC_verilog的命令行仿真

1.先准备要仿真的Verilog文件

`timescale 1ps / 1ps
module MUX2_1 ( y, s, b, a );
// PORT DECLARATIONS
output y;
input s, b, a;
wire y, s, b, a;
// INTERNAL SIGNALS
wire sn, sb, sa;
// NETLIST
not (sn, s);
and (sb, b, s );
and (sa, a, sn);
or (y, sb, sa);
endmodule

`timescale 1ps / 1ps

module test;
//DECLARE SIGNALS
reg a, b, s;
wire y;
// INSTANTIATE MUX
MUX2_1 m1 ( y, s, b, a );
// APPLY STIMULUS
initial begin
a = 0; b = 1; s = 0;
#5 a = 1; b = 0;
#5 s = 1;
#5 a = 0; b = 1;
#5 $finish;
end
// MONITOR RESPONSE
initial
$monitor($time,,"y=%b a=%b b=%b s=%b",y,a,b,s);
endmodule

2.然后打开终端 teminal,将用户夹里面的lab1复制到自己的学号目录下


3.编译verilog文件之前,先要定义库cds.lib


4.利用cat命令查看库

5.在当前目录下并没有lab1-mux.lib这个文件夹,所以在当前目录下创建这个文件。

6.创建hdl.var,并用cat命令查看

7.编译verilog文件


8.ncelab模块名，生成snapshot文件


9.这时候用ncsim进行仿真，用模块名test

根据仿真结果,可以看出是正确的
10.进入drink_machine 这个文件夹

11.编辑makefile文件，用vi命令打开makefile文件

12.输入命令make run