Verilog简介:
HDL
数字系统设计流程:
逻辑设计(前端)–电路实现(后端)–系统验证。
逻辑设计(前端):
硬件描述语言HDL(hardware description language)–用于描述数字电路结构和功能的语言。HDL可以在不同的层次(高级语言或低级语言)对数字电路的结构、功能和行为进行描述。
电路实现(后端):
HDL所描述的电路可以通过综合工具将其转换为门级电路网表,然后将其与某种工艺的基本元件逐一对应起来,再通过布局布线工具转换为电路布线结构。
常见的硬件描述语言:Verilog和VHDL
Verilog和C的区别
1、Verilog是硬件描述语言,在编译下载到FPGA之后,会生成电路,所以Verilog是并行运行的;C语言是软件编译语言,编译下载到单片机之后,是存储器中的一组指令,而单片机处理软件指令需要取指、译码、执行,这个过程是串行执行的。
2、Verilog和C的区别也是FPGA和单片机/CPU的区别。