DDR4的读写时序

DDR4结构

DDR4的地址操作

激活命令是打开一个存储块组中的一个存储块bank下的一行，用于接下来对该行的读写操作。下图是连续打开多个存储块bank的操作图，连续发出的激活命令ACT之间需要留有一定间隔时间t_RRD，对于连续打开相同组的不同bank的行，时间会长一些。

此外，如果连续使用ACT命令打开了四个bank，打开下一个不同组的bank是，还会受到t_FAW的约束。

如果在当前需要读写的地址所在的存储块bank已经被打开，这是分为两种情况，如果，要进行读写的地址正是在被打开的行上，那么可以直接进行读写操作，否则，需要发出预充电命令PRECHARGE，来关闭打开的行。对于发出PRECHARGE命令后，需要等待t_RP时间后，才能对该bank进行激活操作ACT。

在DDR4中，还支持在读写操作完成后，自动对该行进行预充电来关闭该行的方式，此外，预充电PRE命令可以选择关闭某个bank或者所有bank。

DDR4的读时序

下图是差分的数据有效信号DQS与差分时钟CK的关系，_t后缀的信号为正常信号，_c后缀信号为正常信号的差分信号。最理想的情况是，DQS_t的上升沿与CK_t的上升沿相对其，但是在实际中，DQS_t的上升沿可以在CK_t之前，也可以在CK_t之后，但是需要满足t_DQSCK (MAX/MIN)的范围要求。
在读时序中，差分信号DQS的差分值决定了当前数据DQ的数值在一个时钟周期内的位置。DQS的差分值的高电平持续时间是t_QSH，低电平持续时间是t_QSL，DQS的高电平的持续时间内，是时钟周期内的前一个比特，反之，是时钟周期内的后一个比特。

下图是DQS与DQ之间的时序关系。在读时序中，差分信号DQS_t和DQS_c的交汇处是数据DQ发生变化的时刻，也就是说DQS边沿与DRAM的返回读数据DQ变化时刻是对齐的，理论上是对其的，但是容许DQ变化时刻超前或滞后于DQS，这个时间叫做t_DQSQ(MAX)。从另一角度来看，在DQS边沿之前或之后一段t_DQSQ时间后，数据线DQ上的信号是有效的。
此外，差分DQS信号对应一组数据信号DQ，每个DQ信号的t_DQSQ都是有一定差异的，差的不多，但是有差异，因此每个DQ信号有效的时间段也是有差异的，这段DQ信号有效时间是t_DVWp，所有的DQ信号的有效时间必然有重合的一段，这段时间是t_DVWd，也即这组数据线DQ的有效窗口。

下图是常规的突发长度为8的读操作，这里有个时间CL，是发出读命令READ到数据线DQ出现第一个可用数据之间的周期数。t_RPRE是前导码的时钟周期数，出现在数据有效线DQS上，是在第一个可用数据之前，DQS的活动的周期个数，t_RPST是读前导码的最小脉冲宽度。

在DDR4的读操作和写操作中，都支持在发出激活命令后，立即发出读写命令，但是这个命令会在AL个时钟周期后执行，因此，如果使用这种方式，读延时RL = AL+CL，写延时WL=AL+CWL。

下图是连续读取操作的方式，在连续读取的操作时，必须要间隔一段时间，才能进行下一次读取，这段时间是t_CCD。

这里的CCD其实就是上一次列选通到下一次列选通之间的延迟对于读取后，需要间隔一定时间，才能发出写命令，这个时间间隔与RL、WL、突发长度BL以及前导头长度有关，以图中方式计算。

在发出读取命令后，还可以发出预充电命令，以关闭存储块bank，这个时间称之为T_RTP，在发出预充电PRE后，需要间隔t_RP才能对此存储bank进行激活访问。

DDR4的写操作

下图是写操作下的，差分时钟信号CK、差分数据有效信号DQS和数据信号DQ之间的时序关系。最理想的情况下，时钟信号CK_t与数据有效信号DQS_t的上升沿是对齐的，DQS_t的变化沿与DQ信号的中心对齐，对于现实情况下，肯定无法做到完全的对齐，CK_t上升沿可以出现在DQS_t上升沿之前或之后一段时间，这段时间叫做t_DQSS。
除此之外，在写操作中，也有数据信号DQ的的前导码宽度的要求，这个前导码宽度时间为t_WPRE。

下图是常规模式的写操作，在发出写命令之后的WL个时钟周期后，DQS启动写前导码，在DQS上的写前导码结束后，数据信号线DQ上出现要写入的数据。CWL是发出写命令后，到DQ信号线上出现第一个待写入数据的周期数。

下图是连续写入操作的方式，在连续写入的操作时，必须要间隔一段时间，才能进行下一次写入，这段时间是t_CCD。

对于写入后的读取操作，存在一个延时时间，也就是说，在进行完写入操作后，必须要等于t_WTR的时间才能进行读取。读取分为多种，所以这个延时值也有不同的取值范围。

在写入命令完成后，读取不同bank组，t_WTR最短，读取相同bank，相同地址的t_WTR最长

DDR4的刷新

在DDR4 SDRAM中，必然是要对设备进行刷新的，通过SDRAM控制器，发出刷新命令REF，就可对SDRAM进行刷新，且不需要指定地址。在对SDRAM刷新之前，所有的存储块bank都是需要处于关闭的状态。
对于刷新操作，有一个平均刷新时间t_REFI，这只是一个平均时间。在一般情况下，控制器需要每隔t_REFI发出一次舒心命令REF，但并不是要求SDRAM每隔t_REFI时间，就必须对SDRAM进行一次刷新操作，可以在最大9倍的平均刷新时间t_REFI才发出刷新命令REF，但是必须在提前或延后进行一次密集的刷新。

在刷新命令REF发出后，需要等待一段时间，才能发出下一个有效的命令，这段时间与t_RFC(MIN)相等。