好文
tcl语法
参考资料
图形界面流程：DC综合操作流程_设置流程
有了一些实践之后，发现这个总结很精辟：SYNOPSYS 的工艺库
某些问题
DC使用时读入多个verilog文件的问题
这里说一下，set list [1 2 3] 不是大括号！
if语句报错：Cannot test variable ‘xxx’ because it was not in the event express。这是因为边沿触发信号最多只能有两个（clk，rst）（这是基于触发器特性：clk，CE,D三个输入端决定的）,组合逻辑触发信号可以有多个。这里也再说一下，敏感信号列表，边沿和电平触发是不能共同存在的；边沿信号不能超过两个。
关于从D-Q端时间问题： Disabling timing arc between pins ‘G’ and ‘Q’ on cell xxx to break a timing loop.
解决方案：timing arc
工艺库
smic中芯国际
tsmc台积电
csmc华润上华
smic为例，工艺文件。
MW:
ICC安装:图文教程1：SMIC0.18工艺中Milkyway库
Synopsys Milkway — mw_vL-2016.03-SP1
IC Compiler 有关参考库的问题!(已解决)
由lef 转mw库 ASTRO
流程
其他的资料：
ICC:Synoposys ICC workshop 2013.12-SP2 student guide & lab guide
后端实验文件：台湾CIC icc lab 文件+lab guide
貌似是tmic180的：台湾CIC icc lab 文件+lab guide
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