Verilog刷题（一）------四选一多路器

1、制作一个四选一的多路选择器，要求输出定义上为线网类型。
信号示意图：
波形示意图：
输入描述：
输入信号 d1,d2,d3,d4 sel
类型 wire
输出描述：
输出信号 mux_out
类型 wire

题解：
首先分析时序电路图：
sel=0时，mux_out=2，通过图可知2为d3。
sel=1时，mux_out=1，通过图可知2为d2。
sel=2时，mux_out=0，通过图可知2为d1。
则sel=3时，mux_out=3，通过图可知2为d0。
状态转换为：
d0 11
d1 10
d2 01
d3 00

代码：
使用三元运算符最简洁，在这里我使用三元运算符解题：

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
assign mux_out = sel[0] ? (sel[1] ? d0 : d2) : (sel[1] ? d1 : d3);

//*************code***********//
endmodule