【Verilog学习日常】—牛客网刷题—Verilog快速入门—VL8

使用generate…for语句简化代码

在某个module中包含了很多相似的连续赋值语句，请使用generata…for语句编写代码，替代该语句，要求不能改变原module的功能。
使用Verilog HDL实现以上功能并编写testbench验证。

module template_module( 
    input [7:0] data_in,
    output [7:0] data_out
);
    assign data_out [0] = data_in [7];
    assign data_out [1] = data_in [6];
    assign data_out [2] = data_in [5];
    assign data_out [3] = data_in [4];
    assign data_out [4] = data_in [3];
    assign data_out [5] = data_in [2];
    assign data_out [6] = data_in [1];
    assign data_out [7] = data_in [0];
    
endmodule

输入描述：

data_in：8bit位宽的无符号数

输出描述：

data_out：8bit位宽的无符号数

解题思路

已知generate for的代码格式如下：

genvar i;
generate for(循环变量赋初值；循环结束条件；循环变量增值)
begin :起个名字
    ...;
end
endgenerate

generate for的作用和for循环语句的作用是一样的，两者的主要区别如下：

（1）generate for的循环变量必须用genvar声明，for的变量可以用reg、integer整数等多种类型声明；

（2）for只能用在always块里面，generate for可以做assign赋值，用always块的话always需写在generate for里；

（3）generate for后面必须给这个循环起一个名字，for不需要；

（4）generate for还可以用于例化模块；

因此，最终的代码为：

`timescale 1ns/1ns
module gen_for_module( 
    input [7:0] data_in,
    output [7:0] data_out
);
genvar i;

generate for(i=0; i<8; i=i+1)
    begin: for_loop           //取名为for_loop
        assign data_out[i] = data_in[7-i];
    end
endgenerate


endmodule