Verilog中不可综合汇总（更新中...欢迎评论）

一、建立可综合模型Tips

（1）不使用initial。

（2）不使用#10。

（3）不使用循环次数不确定的循环语句，如forever、while等。

（4）不使用用户自定义原语（UDP元件）。
UDP详见我的文章： https://blog.csdn.net/qq_44816673/article/details/121672075

（5）尽量使用同步方式设计电路。
DC综合电路一般是同步电路，综合异步电路需要增加额外条件：http://blog.sina.com.cn/s/blog_6c090c5d0100qfi2.html

（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。（这个无所谓的吧，可能行为级读起来比较容易）

（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号（实际工程中是的）。

（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。

（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
（不要在同一个always块内同时使用阻塞赋值（=）和非阻塞赋值（<=）。