Verilog例化时传递参数，例化格式

例化时传递参数，例化格式

在例化模块时可以改变模块中parameter的值。

例如：module

module adder_16(
	input a,
	input b,
	output sum
);
parameter time_delay = 0;
parameter time_count = 0;
/*
code here
*/
endmodule

例化它：

adder_16 #(4,9) ADD0(
	.a(in1),
	.b(in2),
	.sum(out1)
);

例化的规则：

<module name> #(parameter1 , parameter2 , ...) <instance name>(
			.module port1 (instance port1),
			.module port2 (instance port2),
			......
			.module portN (instance portN)   //注意，这里没有逗号
);