异步FIFO设计及测试

已于 2024-01-06 19:58:07 修改
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分类专栏： 数字IC 文章标签： fpga开发
于 2023-08-08 22:37:57 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_44888785/article/details/132176665
版权

       FIFO: First in, First out。代表先进的数据先出 ，后进的数据后出。FIFO按读数据和写数据工作的时钟域是否相同分为同步FIFO和异步FIFO。由于同步FIFO设计较于简单，故本文仅讨论异步FIFO的设计。

一、异步FIFO结构简述

       由图可见，异步FIFO的核心部件就是一个 双端口 RAM ；左右两边的长条矩形是地址控制器，负责控制地址自增、将二进制地址转为格雷码以及产生空满信号；SYN模块为同步器，由两个D触发器构成，负责将写地址同步至读时钟域、将读地址同步至写时钟域。

二、双端口RAM设计

module RAM #(
    parameter DEPTH=256,   //RAM存储深度
    parameter WIDTH_A=8,   //RAM地址总线宽度
    parameter WIDTH_D=16  //RAM数据总线宽度
)
(
    input r_clk,
    input w_clk,
    input rst_n,

    input [WIDTH_A-1:0] w_addr,              //写地址
    input [WIDTH_D-1:0] w_data,              //写数据
    input w_en,                              //写使能

    input [WIDTH_A-1:0] r_addr,              //读地址
    output reg [WIDTH_D-1:0] r_data,         //读数据
    input r_en                               //读使能
);
    reg [WIDTH_D-1:0] mem [DEPTH-1:0];       //16x256存储器


//RAM写数据
    always @ (posedge w_clk or negedge rst_n)begin
        if (!rst_n)
            mem<='{default:0};
        else if (w_en)
            mem[w_addr]<=w_data;
    end


//RAM读数据
    always @ (posedge r_clk or negedge rst_n)begin
        if (!rst_n)
            r_data<=0;
        else if (r_en)
            r_data<=mem[r_addr];
    end

endmodule

三、二进制转格雷码设计

module bin_to_gray #(
    parameter WIDTH_D=8
)
(
    input [WIDTH_D:0] bin_c,              //输入二进制码
    output reg [WIDTH_D:0] gray_c,       //输出格雷码
    input rst_n
 );


//二进制转格雷码
 always @ (*)begin
     if (!rst_n)
         gray_c=0;
     else
        gray_c={bin_c[WIDTH_D],bin_c[WIDTH_D:1]^bin_c[WIDTH_D-1:0]};
//格雷码最高位与二进制码相同，次高位为二进码高位与次高位异或
end

endmodule

四、同步器设计

module syn #(
    parameter WIDTH=8
)
(
    input syn_clk,                              //同步时钟
    input rst_n,
    input [WIDTH:0] data_in,                   //待同步数据

    output reg [WIDTH:0] data_out             //同步后数据
);

reg [WIDTH:0] data1;


//打两拍同步
always @(posedge syn_clk or negedge rst_n) begin
    if (!rst_n)begin
        data_out<=0;
        data1<=0;
    end

    else begin
        data1<=data_in;
        data_out<=data1;
    end
end

endmodule

五、写控制模块设计

module write_part #(
    parameter WIDTH_D =8
)
(
    input w_clk,
    input rst_n,
    input w_en,
    output w_full,

    input [WIDTH_D:0] r_gaddr,            //格雷码读地址同步到写时钟域
    output reg [WIDTH_D:0] w_addr,
    output reg [WIDTH_D:0] w_gaddr
);


//二进制写地址递增 
always @ (posedge w_clk or negedge rst_n) begin
    if (!rst_n)
        w_addr<=0;
    else if (w_en && (!w_full))
        w_addr<=w_addr+1;
end


//二进制读地址转格雷码
wire [WIDTH_D:0] w_gaddr_w;

bin_to_gray #(
        .WIDTH_D(WIDTH_D)
    )
bin_to_gray_inst(
    .bin_c(w_addr),
    .gray_c(w_gaddr_w),                 //写地址中间格雷码值
    .rst_n(rst_n)
);


//跨时钟域之前要求数据从寄存器送出，所以这里要打一拍
always @ (posedge w_clk or negedge rst_n) begin
    if (!rst_n)
        w_gaddr<=0;
    else if (w_en && (!w_full))
        w_gaddr<=w_gaddr_w;           //写地址输出格雷码值
end


//产生写满信号：
//二进制地址下判断：写地址和读地址最高位相反，其余为都相等，也就是写地址比读地址多跑了一圈
//格雷码地址下判断：写地址和读地址最高两位位相反，其余为都相等，
assign w_full=({~w_gaddr_w[WIDTH_D],~w_gaddr_w[WIDTH_D-1],w_gaddr_w[WIDTH_D-2:0]}==r_gaddr)? 1'b1:1'b0;

endmodule

六、读控制模块设计

module read_part #(
    parameter WIDTH_D =8
)
(
    input r_clk,
    input rst_n,
    input r_en,
    output r_empty,

    input [WIDTH_D:0] w_gaddr,             //格雷码写地址同步到读时钟域
    output reg [WIDTH_D:0] r_addr,
    output reg [WIDTH_D:0] r_gaddr
);
   
//二进制读地址递增
always @ (posedge r_clk or negedge rst_n) begin
    if (!rst_n)
        r_addr<=0;
    else if (r_en && (!r_empty))
        r_addr<=r_addr+1;
end

//二进制读地址转格雷码
wire [WIDTH_D:0] r_gaddr_r;

bin_to_gray #(
        .WIDTH_D(WIDTH_D)
    )
bin_to_gray_inst(
    .bin_c(r_addr),
    .gray_c(r_gaddr_r),                  //读地址中间格雷码值
    .rst_n(rst_n)

);

//跨时钟域之前要求数据从寄存器送出，所以这里要打一拍
always @ (posedge r_clk or negedge rst_n) begin
    if (!rst_n)
        r_gaddr<=0;
    else if (r_en && (!r_empty))
        r_gaddr<=r_gaddr_r;              //写地址输出格雷码值
end

//产生读满信号：读地址等于写地址
assign r_empty=(w_gaddr==r_gaddr)? 1'b1:1'b0;

endmodule

七、整体代码

module asyn_fifo #(
    parameter DEPTH=256,                //FIFO存储深度
    parameter WIDTH_A=8,                //RAM地址总线宽度
    parameter WIDTH_D=16                //FIFO数据总线宽度
 ) 
 (
    input w_clk,                        // 写时钟
    input w_en,                         // 写使能
    input rst_n,                        // 复位信号
    input r_clk,                        // 读时钟
    input r_en,                         // 写使能
    output w_full,                      // 写满标志
    output r_empty,                     // 读空标志
  
    input [WIDTH_D-1:0] w_data,         // 写数据
    output[WIDTH_D-1:0] r_data          // 读数据
);
    wire [WIDTH_A:0] w_addr;            // 二进制写地址
    wire [WIDTH_A:0] r_gaddr_syn;       // 同步到写时钟域的格雷码读地址
    wire [WIDTH_A:0] w_gaddr;           // 格雷码写地址
    wire [WIDTH_A:0] r_addr;            // 二进制读地址
    wire [WIDTH_A:0] w_gaddr_syn;       // 同步到读时钟域的格雷码写地址
    wire [WIDTH_A:0] r_gaddr;           // 格雷码读地址

// 写控制模块例化
write_part #(
    .WIDTH_D(WIDTH_A)
)
write_part_isnt(
    .w_clk(w_clk),
    .rst_n(rst_n),
    .w_en(w_en),
    .r_gaddr(r_gaddr_syn),
    .w_full(w_full),
    .w_addr(w_addr),
    .w_gaddr(w_gaddr)
);

// 双端口RAM模块例化
RAM #(
    .DEPTH(DEPTH),
    .WIDTH_A(WIDTH_A),
    .WIDTH_D(WIDTH_D)
)
inst (
    .r_clk(r_clk),
    .w_clk(w_clk),
    .rst_n(rst_n),
    .w_addr(w_addr[WIDTH_A-1:0]),
    .w_data(w_data),
    .w_en(w_en&(!w_full)),
    .r_addr(r_addr[WIDTH_A-1:0]),
    .r_data(r_data),
    .r_en(r_en&(!r_empty))
);

// 写地址同步到读时钟域
syn #(
    .WIDTH(WIDTH_A)
)
syn_w_2_r
(
    .syn_clk(r_clk),                  // 输入时钟为读时钟
    .rst_n(rst_n),
    .data_in(w_gaddr),
    .data_out(w_gaddr_syn)
);

// 读地址同步到写时钟域
syn #(
    .WIDTH(WIDTH_A)
)
syn_r_2_w
(
    .syn_clk(w_clk),                  // 输入时钟为写时钟
    .rst_n(rst_n),
    .data_in(r_gaddr),
    .data_out(r_gaddr_syn)
);

// 读控制模块例化
read_part #(
    .WIDTH_D(WIDTH_A)
)
read_part_isnt(
    .r_clk(r_clk),
    .rst_n(rst_n),
    .r_en(r_en),
    .w_gaddr(w_gaddr_syn),
    .r_empty(r_empty),
    .r_addr(r_addr),
    .r_gaddr(r_gaddr)
);

endmodule

八、测试代码及仿真波形

module asyn_fifo_tb;

logic w_clk;
logic w_en;
logic w_full;
logic [15:0] w_data;

logic r_clk;
logic r_en;
logic r_empty;
logic [15:0] r_data;

logic rst_n;

asyn_fifo #(
    .DEPTH(256),
    .WIDTH_D(16),
    .WIDTH_A(8)
 )
inst (
    .w_clk(w_clk),
    .w_en(w_en),
    .rst_n(rst_n),
    .r_clk(r_clk),
    .r_en(r_en),
    .w_full(w_full),
    .r_empty(r_empty),
    .w_data(w_data),
    .r_data(r_data)
);

always #2 w_clk=~w_clk;
always #8 r_clk=~r_clk;

initial begin
    w_clk=0;
    r_clk=0;
    rst_n=0;
    w_en=0;
    r_en=0;
    w_data=0;
    #30;
    rst_n=1;
    #20;
    w_en=1;
    r_en=1;

    repeat (512) begin
        @(posedge w_clk)
        if (!w_full)
            w_data=w_data+1'b1;
    end
    
        w_en=0;

    repeat (512)
    @(posedge r_clk);

    $finish;
end

//产生波形文件
initial begin
    $dumpfile("test.fsdb");
    $dumpvars(0,asyn_fifo_tb);
end

endmodule

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浅谈Verilog HDL——FIFO
m0_74332858的博客
11-19 254
关于FIFO的工作原理你可以把它想象一条排队等待购票的队伍，按照FIFO原则，最早到达的人将首先购得票，而最后到达的人将需要等待前面的人完成购票后才能进行。这意味着最先进入队列或缓冲区的数据项将首先被处理或者检索，而最后进入的数据项将会被保留在队列的末尾，等待处理。同步FIFO：使用同一个时钟驱动，我们通常使用这个同步FIFO实现数据缓冲、不同位宽之间的数据传输......而异步FIFO则可以在不同时钟的情况下实现不同模块之间的数据传输（同步FIFO的PLUS版)。
异步FIFO实验小结
创芯人--fly的博客
09-25 5019
本小节内容主要针对异步FIFO进行设计验证，内容涵盖了对异步fifo的理解，时钟域的同步，格雷码使用，以及对验证功能点提取，覆盖率收集等内容，后续还会持续完善更多验证内容，以及添加一些面试的高频问题。
SV小项目—异步fifo的简单验证环境搭建（全）
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不定期分享IC验证学习笔记
01-26 1万+
目录 0.前言 1.整体环境搭建 1.1 interface搭建 1.2 clk generator搭建 1.3 rst generator搭建 1.4 environment搭建 1.5top搭建 1.5.1 fifo_top搭建 1.5.2 顶层top搭建 2.添加剩余组件 2.1 transaction组件 2.2 generator组件 2.3 driver组件 2.4 monitor组件 2.5 scoreboard组件 2.6 更新environment ...
异步FIFO设计
chouchoudenanren的博客
03-28 282
格雷码如果每2^n个数一循环，首尾两个格雷码仍然是只有一位变化，如果不是2^n个数，那么首尾数据就不是仅有一位变化，那就不是真正的格雷码，所以这也是异步FIFO的存储深度只能是2^n的原因。自然二进制码转换成二进制格雷码，其法则是保留自然二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，而格雷码其余各位与次高位的求法相类似。当读地址和写地址在不同圈时，格雷码的最高位也会不同。当写指针比读指针多循环RAM一周时，此时读写指针的最高位和次高位都相反，其余位相同，FIFO为满。
FIFO设计笔记(双口RAM、同步FIFO、异步FIFO)Verilog及仿真
搞IC的小冯
04-05 4546
FIFO (First-In-First-Out) 是一种先进先出的数据缓存器，在数字ASIC设计中常常被使用。在实际开发中，多数都是直接使用公司经过top-out验证的FIFO IP或者是ISE/Vivado工具自带的FIFO IP，并不需要自己造轮子。但是，作为设计者，必须要掌握FIFO的设计方法，这样可以适配于各种类型的FPGA开发板，可以实现国产化。作为求职者，FIFO设计的相关知识在面试环节出现频率极高，需要格外关注。​ FIFO按工作时钟域的不同可以分为：同步FIFO和异步FIFO。
fifo读写写测试
qq_43827140的博客
11-10 778
记录学习日常：本实验参考正点原子的实验教程。按照自己的理解来完成实验。四个模块，第一个模块是调用fifo IP核并设计类型，二，写如数据模块，三，读数据模块，四，顶层模块。ip核设置如图： 二， 写数据模块的输入有时钟、复位、写满、写空，输出有写请求、写出数据，把数据写入fifo核。 读数据模块输入有时钟、复位、读空、读满、从fifo核来的数据，输出有读请求。 写请求与读请求都与fifo核发输入端相连，感觉fifo核像是个存储器，写入数据再读出。 当写空状态与写请求寄存器为1是写请求触发，当.
异步FIFO设计的仿真与综合技术
最新发布
12-26
FIFO设计错误的方法有很多。FIFO的设计方法有很多， 但 仍然难以对设计进行合理的综合和分析。 本文将详细介绍一种方法， 用于在测试“FIFO满”或“FIFO空”条件之前， 使用同步到不同时钟域的Gray 代码指针来设计，...
异步FIFO，Verilog源码
10-31
异步FIFO，Verilog源码实现异步FIFO，异步FIFO的原理,
基于verliog的 异步fifo设计
11-21
基于verliog的异步fifo设计，利用verliog编写，经过自己测试，可以放心使用
异步FIFO的设计文档.doc
02-19
总之，异步FIFO设计的关键在于正确处理两个独立时钟域的数据同步，以及准确判断FIFO的状态。通过精心设计的地址管理和同步机制，以及选择合适的编码方式，可以确保数据在两个时钟域之间的高效、准确传输。
基于veriloghdl的异步FIFO设计说明.doc
09-18
【异步FIFO设计原理】 异步FIFO（先进先出）是一种在不同时钟域之间传输数据的关键组件，主要用于解决多时钟系统中的时序问题。在现代集成电路（IC）设计中，由于各模块可能运行在不同的时钟频率或者相位，数据传输...
异步FIFO的设计 verilog
qq_24287711的博客
04-04 666
参考：https://mp.weixin.qq.com/s/TR_5imTfUI2-LGbPOE7OkA可能本设计会存在的有一些bug，目前我还没有发现！希望大家对我的设计多多提出批评！
Verilog练习(3)——同步FIFO读写测试
qq_40995480的博客
03-13 1635
1、fifo是一种先进先出的寄存方式，采用一个双端口的ram，一个端口用于读，另外一个端口用于写。fifo没有地址，采用先进先出。 2、fifo读写测试主要包括四个部分：一个伪双端口ram、一个控制空和满标志的计数器、写地址、读地址。相应verilog如下。并且编写tb测试代码。 module sameCLK_fifo( input clk, input rst_n, input re_en, input wr_en, input [7:0] data_in, output wire [7:
基于异步FIFO的串口回环测试
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07-19 1379
基于异步FIFO的串口回环测试
FPGA：异步FIFO
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06-23 1674
异步FIFO
[FPGA深度解析]异步FIFO原理及使用
qq_42162595的博客
07-19 4841
FIFO是一种数据缓冲器，用来实现数据先入先出的读/写方式。异步FIFO的一种实现方式
异步FIFO的UVM验证（VCS+Verdi 附源代码）
Future Chaser的博客
05-17 8896
异步FIFO的UVM 验证环境，详细介绍，结合波形，更好理解异步fifo的工作过程。 VCS+verdi Makefile 附代码，包含覆盖率收集 目录1.DUT 设计2.UVM 验证2.1 环境搭建2.2 功能仿真测试2.2.x 写满及读空 异常测试 2.2.x1 带有复位的读写测试 1.DUT 设计 本设计框图如下，经典asyn_fifo 2.UVM 验证 结合波形，更好理解异步fifo的读写过程！初入门的野路子verifier，不规范的地方请指正。也不知是否正确完整。
异步FIFO
S_Wiper的博客
10-09 6001
在上一篇同步FIFO中已经介绍过，FIFO是一种先进先出的数据缓存器，它与普通存储器的区别是没有读写外部地址，这样使用起来非常简单，但缺点就是只能顺序写入数据。FIFO分为同步FIFO和异步FIFO两种，其中同步FIFO的输入与输出采用相同的时钟，而异步FIFO的读写时钟是互相独立的。
数字IC设计系列----单端口RAM、双端口RAM、同步FIFO、异步FIFO
moshanghongfeng的博客
10-03 4123
目录 一、单端口RAM原理及实现 1.原理 2.Verilog实现 3.优缺点分析 二、双端口RAM原理及实现 1.原理 2.Verilog实现 3.优缺点分析 三、同步FIFO原理及实现 1.原理 2.Verilog实现 3.优缺点分析 四、异步FIFO原理及实现 1.原理 2.Verilog实现 3.优缺点分析 总结 提示：以下是本篇文章正文内容，下面案例可供参考 一、单端口RAM原理及实现 1、原理 在内存空间中开辟出一段
验证异步FIFO复位的测试用例
07-24
验证异步FIFO复位的测试用例需要确保FIFO在复条件下的行为符合预期。下面是一些测试用例的示例： 1. FIFO复位后无数据：在测试用例中，首先向FIFO写入一些数据，然后对FIFO进行复位操作。接下来，尝试从FIFO读取数据，并验证FIFO是否为空，即没有数据可读。这可以确保FIFO在复位后能够正确地清空数据。 2. 复位期间写入操作：设计一个测试用例，在FIFO进行复位期间，尝试写入一些数据。然后，在复位解除后，尝试读取这些写入的数据，并验证它们是否正确。这可以确保FIFO在复位期间能够正确地忽略写入操作。 3. 复位期间读取操作：在测试用例中，首先向FIFO写入一些数据，然后在FIFO进行复位期间尝试读取数据。然后，确保在复位解除后，FIFO能够正确地恢复并继续传递剩余的数据。这可以验证FIFO在复位期间能够正确地忽略读取操作。 4. 复位后读写操作：设计一个测试用例，在FIFO进行复位后，尝试同时进行读取和写入操作。验证FIFO能够正确处理这些操作，并确保数据的一致性和顺序。 5. 多次复位：设计一个测试用例，连续进行多次复位操作，并验证FIFO在每次复位后是否能够正确地清空数据并恢复到初始状态。 6. 复位信号的持续时间：测试FIFO在复位信号持续时间上的行为。验证FIFO能够在复位信号断言和解除断言时正确处理，并在解除复位后重新接收和传输数据。 这些是一些验证异步FIFO复位的示例测试用例。根据具体的设计规范和需求，你可以进一步扩展和定制这些测试用例，以确保对FIFO的复位行为进行全面的验证。

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